WO2021165179A1 - Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben - Google Patents

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Jens Baringhaus
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    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Definitions

  • the invention relates to a vertical field effect transistor and a method of forming the same.
  • Transistors based on gallium nitride (GaN) or silicon carbide (SiC) offer the possibility of implementing transistors with lower on-resistances and at the same time higher breakdown voltages than comparable components based on silicon.
  • the switchable component consists of a narrow semiconductor fin, which is switchable due to its geometry and the appropriate choice of gate metallization.
  • the power FinFET the case of the power FinFET, the
  • the structure of a related art power FinFET is illustrated in FIG.
  • the conventional power FinFET has on a substrate 101 a drift region 102 with an n-doping, a drain electrode 108, a source electrode 107, a gate electrode 105, a semiconductor fin 110, a gate dielectric 109 and a Isolation 106 on.
  • the semiconductor fin 110 is connected to the source electrode 107 by means of an n + doped connection region 103.
  • the switchable component consists of the narrow semiconductor fin 110, which is switchable due to its geometry and a suitable choice of the gate electrode 105.
  • the channel is formed in the narrow, weakly n-doped semiconductor fin 110 which, due to its small width, is able to block through natural depletion.
  • the semiconductor fin 110 In contrast compared to a conventional SiC or GaN MOSFET, no p-doping is required in the channel.
  • the channel is switched on via the accumulation of charge carriers, in contrast to inversion in the classic MOSFET. This enables significantly higher mobility of the charge carriers in the channel.
  • the semiconductor fin 110 Without applying a gate voltage to the gate electrode 105, the semiconductor fin 110 is electrically non-conductive, the semiconductor fin 110 is depleted. When a positive gate voltage is applied to the gate electrode 105, electrons are attracted into the semiconductor fin 110 and this is therefore conductive. Electrons can flow from the source electrode 107 through the heavily n-doped connection region 103 into the semiconductor fin 110, through the drift region 102 into the substrate 101 and the drain electrode 108.
  • additional p-doped regions 104 can be introduced in the drift region 102, which shield the semiconductor fin 110.
  • the p-regions 104 For the shielding effect of the p-regions 104, they must be arranged very precisely relative to the semiconductor fin.
  • an exact design of the p-regions 104 is necessary. A perfect shielding of the semiconductor fin 110 against high fields is not possible, however, since this would impair the transmission properties of the semiconductor fin 110 too much.
  • the object is achieved by a vertical field effect transistor.
  • the vertical field effect transistor has: a drift region, a first semiconductor fin on or above the drift region and electrically conductively connected to it, a multiplicity of second semiconductor fins on or above the drift region, wherein the plurality of second semiconductor fins are formed electrically non-conductively connected to the drift region, wherein the plurality of second semiconductor fins are arranged laterally next to at least one side wall of the first semiconductor fin and are electrically conductively connected thereto, and a source - / Drain electrode, which is electrically conductively connected to the plurality of second semiconductor fins.
  • a power FinFET with a horizontal channel region is clearly provided, which is electrically insulated completely flat downwards to the drift region.
  • the vertical current is carried through the first semiconductor fin at the end of the second semiconductor fin. In this way, the high channel mobility within the second semiconductor fins can be realized with a simultaneous ideal shielding of the second semiconductor fins against electrical fields in the case of blocking.
  • the object is achieved by a method for forming a vertical field effect transistor.
  • the method comprises: forming a drift region, forming a first semiconductor fin on or above the drift region and electrically conductively connected thereto, forming a multiplicity of second semiconductor fins on or above the drift region, the multiplicity of second semiconductor fins being electrically be formed non-conductively connected to the drift region, wherein the plurality of second semiconductor fins are arranged laterally next to at least one side wall of the first semiconductor fin and are electrically conductively connected to this, and forming a source / drain electrode that is connected to the A plurality of second semiconductor fins is connected in an electrically conductive manner.
  • FIG. 1 shows a schematic representation of a vertical field effect transistor of the related art
  • FIGS. 2A to 2D are schematic, perspective
  • FIG. 3 shows a schematic illustration of a current flow in a vertical field effect transistor in accordance with various embodiments
  • Figure 4A is a schematic, perspective view of a vertical
  • Figure 4B is a schematic
  • FIGS. 5A to 6D are schematic, perspective
  • FIG. 7 shows a flow diagram of a method for forming a vertical field effect transistor in accordance with various embodiments.
  • FIGS. 2A to 2D show schematic, perspective views of a vertical field effect transistor 20 according to various embodiments.
  • the vertical field effect transistor 20 has a drift region 2 on a semiconductor substrate 1.
  • the vertical field effect transistor 20 also has a first semiconductor fin 11 or above the drift region 2 and electrically conductively connected thereto, and has a plurality of second semiconductor fins 10 on or above the drift region 2, the plurality of second semiconductors -Fins 10 are designed to be electrically non-conductive connected to the drift region 2. That is, there is no direct physical and / or electrically conductive contact between the drift region 2 and the second semiconductor fins 10.
  • the plurality of second semiconductor fins 10 are arranged laterally next to at least one side wall of the first semiconductor fin 11 and with it electrically conductively connected.
  • the first semiconductor fin 11 can have a first side wall and a second
  • a shielding structure 4 can be formed between the plurality of second semiconductor fins 10 and the drift region 2. This enables, for example, that the second semiconductor fins are electrically non-conductive with the Drift area 2 connected on the drift area 2 are formed. Direct physical and / or electrically conductive contact between the drift region 2 and the second semiconductor fins 10 located above it is thus prevented by the shielding structure 4 located in between.
  • the shielding structure 4 can be connected to a first source / drain electrode 7 in an electrically conductive manner.
  • the plurality of second semiconductor fins 10 can have a first conductivity type, and the shield structure 4 can have a second conductivity type that is different from the first conductivity type.
  • the shielding structure 4 can have an intrinsically conductive semiconductor or be formed therefrom.
  • the shielding structure 4 can alternatively or additionally be p-doped. This enables electrical shielding of the second semiconductor fins 10 with respect to the drift region 2 and protects the second semiconductor fins 10 from electrical field peaks during blocking operation.
  • a second source / drain electrode (for example a drain electrode 8) is also provided. In the following, it is assumed by way of example that the first source / drain electrode is a source electrode 7 and that the second source / drain electrode is a drain electrode 8.
  • connection region 3 can be provided, which is formed between the source / drain electrode 7 and each of the second semiconductor fins 10, the connection region 3 having a higher conductivity than the second semiconductor fins 10.
  • the vertical field effect transistor 20 has furthermore a gate electrode 5 laterally next to at least one side wall of the second semiconductor fins 10, the gate electrode 5 being electrically insulated from the source electrode 7 by means of an insulating layer 6.
  • a gate dielectric 9 is arranged between the gate electrode 5 and the at least one side wall of the second semiconductor fins 10.
  • FIG.2A illustrates the entire vertical field effect transistor 20.
  • FIG. 2B shows the structure from FIG. 2A without the source and drain electrodes 7, 8 and the insulating layer 6.
  • FIG. 2C the structure of FIG. 2B is illustrated without the gate electrode 5.
  • FIG. 2D the structure of FIG. 2C is illustrated without the gate dielectric 9.
  • FIGS. 2A-2D each schematically show a single FinFET cell in accordance with various embodiments. In general, many hundreds to thousands of such cells are connected in parallel and the structure continues in the third dimension into the plane. Combining several cells creates a two-dimensional field of FinFET cells.
  • the vertical field effect transistor can be a power semiconductor component.
  • the semiconductor substrate 1 can be a GaN substrate 1 or a SiC substrate 1.
  • a weakly n-conducting semiconductor drift region 2 can be formed (eg applied) on the semiconductor substrate 1, for example a GaN drift region 2 or an SiC drift region 2. Above the drift region 2, an n-conducting semiconductor region can be in the form of the first and second semiconductor fins 10, 11, for example in the form of GaN or SiC fins.
  • the connection region 3 can have an n + doped semiconductor material or be formed therefrom.
  • a second semiconductor fin 10 has, for example, a lateral extent (shown as width in FIG. 4B) in the range from approximately 100 nm to approximately 200 nm and a vertical extent (in 4B as height can be seen) in the range from about 0.1 gm to about 3 gm.
  • FIG. 3 shows a schematic illustration of a current flow in a vertical field effect transistor in accordance with various embodiments.
  • the shielding structure 4 is embodied, for example in the form of a p-doped region 4.
  • the shielding structure 4 can be electrically connected to the source contact 7.
  • the shielding structure 4 shields the second semiconductor fins 10 and the gate dielectric 9 surrounding the second semiconductor fins 10 from electrical fields which can occur during blocking operation.
  • the shielding structure 4 enables the current to flow horizontally through the second semiconductor fins 10 and only run vertically in the first semiconductor fin 11.
  • Electrons can flow from the source electrode 7 through the heavy n-doping of the connection region 3 into the second semiconductor fins 10. There they flow along the second
  • the field effect transistor 20 can be normally off, since the
  • Electron gas may be depleted below the first semiconductor fin 11 in the drift region 2.
  • FIG. 4A shows a schematic, perspective view of a vertical field effect transistor 20 according to various
  • FIG. 4B a schematic representation of Embodiments and FIG. 4B .
  • FIG. 4A Cross-sectional view of Figure 4A.
  • the vertical field effect transistor 20 illustrated in FIG. 4A can identical to that in FIG. 2A to FIG. 2D, the vertical field effect transistor 20 illustrated in more detail above.
  • FIG. 4B illustrates that the second semiconductor fins 10, which form the channel of the vertical field effect transistor 20, are completely electrically shielded by the shielding structure 4 downwards or towards the drift region 2.
  • FIG. 5A to FIG. 6D show schematic, perspective views of various embodiments of a vertical field effect transistor.
  • the electrical current is discharged downward only through the first semiconductor fin 11, as shown in FIG. 3 has been described.
  • the first semiconductor fin 11 can have a first section 50 with an increased n-doping and a second section 51 with a lower n-doping compared to the second semiconductor fins 10 (FIG. 5A).
  • the first section 50 can be formed laterally next to the shielding structure 4. It can have the same thickness as the shield structure (FIG. 5A) or can have a different thickness than the shield structure.
  • the entire first semiconductor fin 11 can have increased n-doping (compared to doping of the second semiconductor fins 10) (FIG. 5B).
  • the first semiconductor fin 11 has a first section 50, which is formed, for example, laterally next to the shielding structure 4, and has a second section 51, which is arranged, for example, laterally next to the second semiconductor fins 10 , the first section 50 being more heavily doped than the second section 51, as illustrated in FIG. 5A.
  • This enables the first semiconductor fin to be sufficiently electrically conductive, so that an electrical current flow of the vertical Field effect transistor 20 is not limited.
  • This is particularly advantageous in the lower region of the first semiconductor fin 11, which is closest to the drift region 2 and is arranged laterally next to the shielding structure 4. In this region of the drift region 2, the depletion of charge carriers caused by the shielding structure 4 can result in a reduced charge carrier density.
  • the spatial extent of this depletion zone can be reduced and a larger area can be available for the vertical current flow.
  • the second semiconductor fins 10 can increase in their lateral extent (width) in the direction of the drift region 2. This increases the stability of the second semiconductor fins 10.
  • the shielding structure 4 for example the p-doped shielding structure 4, it can be achieved that the second semiconductor fins 10 are still self-locking despite the increasing width.
  • the shielding structure 4 extends into the region of the second semiconductor fins 10, as shown in FIG. 6A is illustrated.
  • the shielding structure 4 can each extend in the direction of the second semiconductor fin 10 in such a way that a base of a second semiconductor fin 10 is arranged vertically above a base of the first semiconductor fin 11. This can ensure or strengthen the self-locking effect of the second semiconductor fins 10.
  • the shielding structure 4 can be formed at a vertical distance from the second semiconductor fins 10, as shown in FIG. 6B is illustrated.
  • the distance or the doping of the shielding structure 4 can be selected such that a depletion of the area below the second semiconductor fin 10 is ensured.
  • the second semiconductor fins 10 can each have a first section which is closest to the drift region 2 and a second section on the first section, each second semiconductor fin 10 having a first lateral extent in the first section and in the second section has a second lateral extent which is smaller than the first lateral extent.
  • the second semiconductor fins can be connected to one another in the area of the first sections.
  • the second semiconductor fins can clearly have a common base plate.
  • the lateral sidewall is a lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral sidewall, the lateral sidewall lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral lateral
  • connection structure 60 can be formed between the connection region 3 and the second semiconductor fins 10, which can have the same doping as the second semiconductor fins 10 and with the
  • a plurality of second semiconductor fins 10 is connected in an electrically conductive manner, the connection structure 60 being spaced apart from the at least one side wall of the first semiconductor fin 11.
  • connection region 3 can extend into the region of the second semiconductor fins 10, as shown in FIG. 6D is illustrated.
  • the connection region 3 can have a multiplicity of first sections 61, which each extend in the direction of a second semiconductor fin 10 and are each electrically conductively connected to one of the second semiconductor fins 10, and can have a second section 62 , which is arranged laterally next to the first section 61 and connects the plurality of first sections 61 and the source / drain electrode 7 to one another.
  • FIG. 7 shows a flow diagram of a method 700 for forming a vertical field effect transistor in accordance with various embodiments.
  • the vertical field effect transistor 20 formed by means of the method 700 can correspond to an embodiment described above. That
  • Method 700 comprises: forming 710 a drift region 2, forming 720 a first semiconductor fin 11 on or above the drift region 2 and electrically conductively connected thereto, forming 730 a plurality of second semiconductor fins 10 on or above the drift region 2, wherein the plurality of second semiconductor fins 10 are formed in an electrically non-conductive manner connected to the drift region 2, the plurality of second semiconductor fins 10 being arranged laterally next to at least one side wall of the first semiconductor fin and being connected to it in an electrically conductive manner, and Forming 740 a source / drain electrode 7, which is connected to the plurality of second semiconductor fins 10 in an electrically conductive manner.
  • the embodiments described and shown in the figures are selected only as examples.

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Abstract

Es wird ein vertikaler Feldeffekttransistor (20) bereitgestellt, aufweisend: einen Driftbereich (2); eine erste Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden; eine Vielzahl von zweiten Halbleiter-Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht-leitfähig mit dem Driftbereich (2) verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit dieser elektrisch leitfähig verbunden sind; und eine Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist.

Description

Beschreibung
VERTIKALER FELDEFFEKTTRANSISTOR UND VERFAHREN ZUM AUSBILDEN DESSELBEN
Die Erfindung betrifft einen vertikalen Feldeffekttransistor und ein Verfahren zum Ausbilden desselben.
Transistoren auf Basis von Galliumnitrid (GaN) oder Siliziumcarbid (SiC) bieten die Möglichkeit Transistoren mit niedrigeren On-Widerständen bei gleichzeitig höheren Durchbruchspannungen zu realisieren als vergleichbare Bauteile auf Basis von Silizium.
Für die Anwendung von Halbleitern mit breitem Bandabstand kann der Einsatz von sogenannten Leistungs-FinFETs
(Fin=Finne, FET=Feldeffekttransistor) vorteilhaft sein. In einem Leistungs-FinFET besteht die schaltfähige Komponente aus einer schmalen Halbleiter-Finne, welche durch ihre Geometrie und passende Wahl der Gate-Metallisierung schaltfähig ist. Beim Leistungs-FinFET bildet sich der
Kanalbereich im Bereich der Halbleiter-Finne auf Höhe des Gate-Metalls aus.
Die Struktur eines Leistungs-FinFETs der bezogenen Technik ist in FIG.l veranschaulicht. Der herkömmliche Leistungs- FinFET weist auf einem Substrat 101 einen Driftbereich 102 mit einer n- Dotierung, eine Drain-Elektrode 108, eine Source-Elektrode 107, eine Gate-Elektrode 105, eine Halbleiter-Finne 110, ein Gate-Dielektrikum 109 und eine Isolation 106 auf. Die Halbleiter-Finne 110 ist mittels eines n+ dotierten Anschlussbereiches 103 mit der Source-Elektrode 107 verbunden. In dem Leistungs-FinFET besteht die schaltfähige Komponente aus der schmalen Halbleiter-Finne 110, welche durch ihre Geometrie und passende Wahl der Gate- Elektrode 105 schaltfähig ist. Der Kanal wird in der schmalen, schwach n-dotierten Halbleiter-Finne 110 ausgebildet, welche durch ihre geringe Breite durch natürliche Verarmung in der Lage ist zu sperren. Im Gegensatz zu einem konventionellen SiC- oder GaN- MOSFET wird hierbei keine p-Dotierung im Kanal benötigt. Die AufSchaltung des Kanals geschieht über Akkumulation von Ladungsträgern im Gegensatz zur Inversion im klassischen MOSFET. Hierdurch werden deutlich höhere Beweglichkeiten der Ladungsträger im Kanal ermöglicht. Ohne Anlegen einer Gate-Spannung an die Gate-Elektrode 105 ist die Halbleiter-Finne 110 elektrisch nicht-leitend, die Halbleiter-Finne 110 ist verarmt. Bei Anlegen einer positiven Gate-Spannung an die Gate-Elektrode 105 werden Elektronen in die Halbleiter-Finne 110 angezogen und diese somit leitfähig. Elektronen können von der Source- Elektrode 107 durch den stark n-dotierten Anschlussbereich 103 in die Halbleiter-Finne 110, durch den Driftbereich 102 in das Substrate 101 und die Drain-Elektrode 108 fließen. Zur Abschirmung gegen elektrische Felder im Sperrfall können zusätzliche p-dotierte Gebiete 104 in dem Driftbereich 102 eingebracht sein, welche die Halbleiter-Finne 110 abschirmen. Für die Abschirmwirkung der p-Gebiete 104 müssen diese sehr präzise relativ zur Halbleiter-Finne angeordnet werden. Für eine optimale Abschirmwirkung bei gleichzeitig unbeeinträchtigter Durchlassperformance, ist ein exaktes Design der p-Gebiete 104 erforderlich. Eine perfekte Abschirmung der Halbleiter-Finne 110 gegen hohe Felder ist jedoch nicht möglich, da dadurch die Durchlasseigenschaften der Halbleiter-Finne 110 zu stark beeinträchtigt werden würden.
Eine Aufgabe der Erfindung ist es, einen vertikalen Feldeffekttransistor sowie ein Verfahren zu dessen Ausbilden bereitzustellen, der/das eine Halbleiter-Finne mit einer verbesserten Sperrwirkung ermöglicht.
Die Aufgabe wird gemäß einem Aspekt der Erfindung gelöst durch einen vertikalen Feldeffekttransistor. Der vertikale Feldeffekttransistor weist auf: einen Driftbereich, eine erste Halbleiter-Finne auf oder über dem Driftbereich und mit diesem elektrisch leitfähig verbunden, eine Vielzahl von zweiten Halbleiter-Finnen auf oder über dem Driftbereich, wobei die Vielzahl von zweiten Halbleiter-Finnen elektrisch nicht-leitfähig mit dem Driftbereich verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet sind und mit dieser elektrisch leitfähig verbunden sind, und eine Source-/Drain-Elektrode, die mit der Vielzahl von zweiten Halbleiter-Finnen elektrisch leitfähig verbunden ist. Anschaulich wird ein Leistungs- FinFET mit einem horizontalen Kanalgebiet bereitgestellt, welches vollständig flächig nach unten zum Driftbereich elektrisch isoliert ist. Die vertikale Stromführung erfolgt durch die erste Halbleiter-Finne am Ende der zweiten Halbleiter-Finnen. Hierdurch kann die hohe Kanalmobilität innerhalb der zweiten Halbleiter-Finnen bei einer gleichzeitig idealen Abschirmung der zweiten Halbleiter- Finnen gegenüber elektrischen Feldern im Sperrfall realisiert werden.
Die Aufgabe wird gemäß einem weiteren Aspekt der Erfindung gelöst durch ein Verfahren zum Ausbilden eines vertikalen Feldeffekttransistors. Das Verfahren weist auf: Ausbilden eines Driftbereichs, Ausbilden einer ersten Halbleiter-Finne auf oder über dem Driftbereich und mit diesem elektrisch leitfähig verbunden, Ausbilden einer Vielzahl von zweiten Halbleiter-Finnen auf oder über dem Driftbereich, wobei die Vielzahl von zweiten Halbleiter-Finnen elektrisch nicht leitfähig mit dem Driftbereich verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden, und Ausbilden einer Source-/Drain- Elektrode, die mit der Vielzahl von zweiten Halbleiter-Finnen elektrisch leitfähig verbunden wird. Dies ermöglicht das Herstellen vertikaler Feldeffekttransistoren mit verbesserter Abschirmung gegenüber Feldspitzen im Sperrbetrieb.
Weiterbildungen der Aspekte sind in den Unteransprüchen und der Beschreibung dargelegt. Ausführungsformen der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Es zeigen:
Figur 1 eine schematische Darstellung eines vertikalen Feldeffekttransistors der bezogenen Technik;
Figuren 2A bis 2D schematische, perspektivische
Ansichten eines vertikalen
Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 3 eine schematische Darstellung eines Stromflusses in einem vertikalen Feldeffekttransistor gemäß verschiedenen Ausführungsformen; Figur 4A eine schematische, perspektivische Ansicht eines vertikalen
Feldeffekttransistors gemäß verschiedenen Ausführungsformen;
Figur 4B eine schematische
Querschnittsansicht der FIG.4A;
Figuren 5A bis 6D schematische, perspektivische
Ansichten von verschiedenen
Ausführungsformen eines vertikalen Feldeffekttransistors; und Figur 7 ein Ablaufdiagramm eines Verfahrens zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen. In der folgenden ausführlichen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die Teil dieser Beschreibung bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele gezeigt sind, in denen die Erfindung ausgeübt werden kann. Es versteht sich, dass andere Ausführungsbeispiele benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Es versteht sich, dass die Merkmale der hierin beschriebenen verschiedenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch anders angegeben. Die folgende ausführliche Beschreibung ist deshalb nicht in einschränkendem Sinne aufzufassen, und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert. In den Figuren werden identische oder ähnliche Elemente mit identischen Bezugszeichen versehen, soweit dies zweckmäßig ist. FIG .2A bis FIG .2D zeigen schematische, perspektivische Ansichten eines vertikalen Feldeffekttransistors 20 gemäß verschiedenen Ausführungs formen. In verschiedenen
Ausführungsformen weist der vertikale Feldeffekttransistor 20 einen Driftbereich 2 auf einem Halbleiter-Substrat 1 auf. Der vertikale Feldeffekttransistor 20 weist ferner eine erste Halbleiter-Finne 11 auf oder über dem Driftbereich 2 und mit diesem elektrisch leitfähig verbunden auf, und weist eine Vielzahl von zweiten Halbleiter-Finnen 10 auf oder über dem Driftbereich 2 auf, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden ausgebildet sind. Das heißt, es besteht kein unmittelbarer physischer und/oder elektrisch leitfähiger Kontakt zwischen dem Driftbereich 2 und den zweiten Halbleiter-Finnen 10. Die Vielzahl von zweiten Halbleiter-Finnen 10 sind lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne 11 angeordnet und mit dieser elektrisch leitfähig verbunden. Die erste Halbleiter- Finne 11 kann eine erste Seitenwand und eine zweite
Seitenwand, die der ersten Seitenwand gegenüberliegt, aufweisen und die Vielzahl von zweiten Halbleiter-Finnen 10 können lateral neben der ersten Seitenwand und der zweiten Seitenwand der ersten Halbleiter-Finne 11 angeordnet sein und mit diesen elektrisch leitfähig verbunden sein. Eine Abschirmstruktur 4 kann zwischen der Vielzahl von zweiten Halbleiter-Finnen 10 und dem Driftbereich 2 ausgebildet sein. Dies ermöglicht beispielsweise, dass die zweiten Halbleiter-Finnen elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden auf dem Driftbereich 2 ausgebildet sind. Somit wird ein direkter physischer und/oder elektrisch leitfähiger Kontakt zwischen dem Driftbereich 2 und den darüber liegenden zweiten Halbleiter-Finnen 10 durch die dazwischen liegende Abschirmstruktur 4 verhindert. Die Abschirmstruktur 4 kann mit einer ersten Source-/Drain- Elektrode 7 elektrisch leitfähig verbunden sein. Die Vielzahl von zweiten Halbleiter-Finnen 10 kann einen ersten Leitfähigkeitstyp aufweisen und die Abschirmstruktur 4 kann einen zweiten Leitfähigkeitstyp aufweisen, der sich von dem ersten Leitfähigkeitstyp unterscheidet. Die Abschirmstruktur 4 kann einen intrinsisch leitfähigen Halbleiter aufweisen oder daraus gebildet sein. Die Abschirmstruktur 4 kann alternativ oder zusätzlich p-dotiert sein. Dies ermöglicht eine elektrische Abschirmung der zweiten Halbleiter-Finnen 10 gegenüber dem Driftbereich 2 und schützt die zweiten Halbleiter-Finnen 10 im Sperrbetrieb vor elektrischen Feldspitzen . Ferner ist eine zweite Source/Drain-Elektrode (z.B. eine Drain-Elektrode 8) vorgesehen. Nachfolgend wird beispielhaft angenommen, dass die erste Source/Drain-Elektrode eine Source-Elektrode 7 ist und dass die zweite Source/Drain- Elektrode eine Drain-Elektrode 8 ist. Ferner kann ein Anschlussbereich 3 vorgesehen sein, der zwischen der Source- /Drain-Elektrode 7 und jeder der zweiten Halbleiter-Finnen 10 ausgebildet ist, wobei der Anschlussbereich 3 eine höhere Leitfähigkeit aufweist als die zweiten Halbleiter-Finnen 10. Der vertikale Feldeffekttransistor 20 weist weiterhin eine Gate-Elektrode 5 lateral jeweils neben mindestens einer Seitenwand der zweiten Halbleiter-Finnen 10 auf, wobei die Gate-Elektrode 5 mittels einer Isolierschicht 6 von der Source-Elektrode 7 elektrisch isoliert ist. Ein Gate- Dielektrikum 9 ist jeweils zwischen der Gate-Elektrode 5 und der mindestens einen Seitenwand der zweiten Halbleiter-Finnen 10 angeordnet. FIG.2A veranschaulicht den gesamten vertikalen Feldeffekttransistor 20. In. FIG.2B ist die Struktur aus FIG.2A ohne die Source- und Drain-Elektrode 7, 8 und die Isolierschicht 6 veranschaulicht. In FIG.2C ist die Struktur der FIG.2B ohne die Gate-Elektrode 5 veranschaulicht. In FIG.2D ist die Struktur der FIG.2C ohne das Gate-Dielektrikum 9 veranschaulicht.
FIG.2A-2D zeigen jeweils schematisch eine einzelne FinFET- Zelle gemäß verschiedenen Ausführungsformen. Im Allgemeinen sind viele hundert bis tausend solcher Zellen parallelgeschaltet und die Struktur setzt sich in der dritten Dimension in die Ebene hinein fort. Durch Kombinationen mehrerer Zellen entsteht ein zweidimensional ausgedehntes Feld von FinFET-Zellen. Der vertikale Feldeffekttransistor kann ein Leistungshalbleiter-Bauelement sein. Als Beispiel: das Halbleiter-Substrat 1 kann ein GaN-Substrat 1 oder ein SiC-Substrat 1 sein. Auf dem Halbleiter-Substrat 1 kann ein schwach n-leitender Halbleiter-Driftbereich 2 ausgebildet (z.B. aufgebracht) sein, beispielsweise ein GaN-Driftbereich 2 oder ein SiC-Driftbereich 2. Oberhalb des Driftbereichs 2 kann ein n-leitendes Halbleiter-Gebiet in Form der ersten und zweiten Halbleiter-Finnen 10, 11 ausgebildet sein, beispielsweise in Form von GaN- oder SiC-Finnen. Der Anschlussbereich 3 kann ein n+ dotiertes Halbleitermaterial aufweisen oder daraus gebildet sein.
Für die Funktion des vertikalen Feldeffekttransistors 20 als Transistor bzw. Schalter weist jeweils eine zweite Halbleiter-Finne 10 beispielsweise eine laterale Ausdehnung (in FIG. 4B als Breite ersichtlich) im Bereich von ungefähr 100 nm bis ungefähr 200 nm auf und eine vertikale Ausdehnung (in FIG.4B als Höhe ersichtlich) im Bereich von ungefähr 0,1 gm bis ungefähr 3 gm auf.
FIG . 3 zeigt eine schematische Darstellung eines Stromflusses in einem vertikalen Feldeffekttransistor gemäß verschiedenen Ausführungsformen . Zwischen den zweiten Halbleiter-Finnen 10 und dem
Driftbereich 2 ist die Abschirmstruktur 4, beispielsweise in Form eines p-dotierten Gebiets 4, ausgebildet. Die Abschirmstruktur 4 kann elektrisch an den Source-Kontakt 7 angeschlossen sein. Die Abschirmstruktur 4 schirmt die zweiten Halbleiter-Finnen 10 und das die zweiten Halbleiter- Finnen 10 umlaufende Gate-Dielektrikum 9 gegen elektrische Felder ab, welche im Sperrbetrieb auftreten können. Die Abschirmstruktur 4 ermöglicht, dass der Stromfluss horizontal durch die zweiten Halbleiter-Finnen 10 erfolgt und erst in der ersten Halbleiter-Finne 11 vertikal verläuft.
Durch Anlegen einer positiven Gate-Spannung an die Gate- Elektrode 5 werden Elektronen in den schmalen zweiten
Halbleiter-Finnen 10 akkumuliert. Die zweiten Halbleiter- Finnen 10 werden dadurch elektrisch leitfähig. Elektronen können von der Source-Elektrode 7 durch die starke n- Dotierung des Anschlussbereiches 3 in die zweiten Halbleiter- Finnen 10 fließen. Dort fließen sie entlang der zweiten
Halbleiter-Finnen in horizontaler Richtung (mittels des Pfeils 30 in FIG.3 veranschaulicht) bis zur ersten Halbleiter-Finne 11. In der ersten Halbleiter-Finne 11 werden die Elektronen durch die an die Drain-Elektrode 8 angelegte Spannung vertikal abgesaugt (mittels des Pfeils 31 in FIG.3 veranschaulicht) . Die Elektronen fließen demzufolge durch den Driftbereich 2 und das Substrat 1 in die Drain-Elektrode 8.
Ohne Anlegen einer Gate-Spannung kann der Feldeffekttransistor 20 selbstsperrend sein, da das
Elektronengas unterhalb der ersten Halbleiter-Finne 11 in dem Driftbereich 2 verarmt sein kann.
FIG .4A zeigt eine schematische, perspektivische Ansicht eines vertikalen Feldeffekttransistors 20 gemäß verschiedenen
Ausführungsformen und FIG .4B eine schematische
Querschnittsansicht der FIG.4A. Der in FIG.4A veranschaulichte vertikale Feldeffekttransistor 20 kann identisch zu dem in FIG.2A bis FIG. 2D veranschaulichten vertikalen Feldeffekttransistor 20 sein, der oben ausführlicher beschrieben ist.
FIG.4B veranschaulicht, dass die zweiten Halbleiter-Finnen 10, welche den Kanal des vertikalen Feldeffekttransistors 20 bilden, vollständig durch die Abschirmstruktur 4 nach unten bzw. zum Driftbereich 2 hin elektrisch abgeschirmt sind.
FIG .5A bis FIG . 6D zeigen schematische, perspektivische Ansichten von verschiedenen Ausführungsformen eines vertikalen Feldeffekttransistors.
Der elektrische Strom wird in verschiedenen Ausführungsformen nur durch die erste Halbleiter-Finne 11 nach unten abgeführt, wie in FIG. 3 beschrieben wurde. In einer Ausführungsform kann die erste Halbleiter-Finne 11 im Vergleich zu den zweiten Halbleiter-Finnen 10 einen ersten Abschnitt 50 mit einer erhöhten n-Dotierung und einen zweiten Abschnitt 51 mit einer niedrigeren n-Dotierung aufweisen ( FIG .5A) . Der erste Abschnitt 50 kann lateral neben der Abschirmstruktur 4 ausgebildet sein. Er kann dieselbe Dicke haben wie die Abschirmstruktur ( FIG .5A) oder kann eine andere Dicke als die Abschirmstruktur haben. In einer anderen Ausführungsform kann die gesamte erste Halbleiter-Finne 11 eine (im Vergleich zu einer Dotierung der zweiten Halbleiter-Finnen 10) erhöhte n- Dotierung aufweisen ( FIG .5B) .
Mit anderen Worten: in verschiedenen Ausführungsformen weist die erste Halbleiter-Finne 11 einen ersten Abschnitt 50 auf, der beispielsweise lateral neben der Abschirmstruktur 4 ausgebildet ist, und weist einen zweiten Abschnitt 51 auf, der beispielsweise lateral neben den zweiten Halbleiter- Finnen 10 angeordnet ist, wobei der erste Abschnitt 50 stärker dotiert ausgebildet ist als der zweite Abschnitt 51, wie in FIG .5A veranschaulicht ist. Dies ermöglicht, dass die erste Halbleiter-Finne ausreichend elektrisch leitfähig ist, so dass ein elektrischer Stromfluss des vertikalen Feldeffekt-Transistors 20 nicht beschränkt wird. Dies ist insbesondere im unteren Bereich der ersten Halbleiter-Finne 11, welcher dem Driftbereich 2 am nächsten ist und lateral neben der Abschirmstruktur 4 angeordnet ist, vorteilhaft. In diesem Bereich des Driftbereichs 2 kann durch die mittels der Abschirmstruktur 4 verursachte Verarmung an Ladungsträgern eine verminderte Ladungsträgerdichte vorliegen. Durch die lokale oder vollständige n-Dotierung der ersten Halbleiter- Finne 11 in dem ersten Abschnitt 50 kann die räumliche Ausdehnung dieser Verarmungszone reduziert werden und es kann eine größere Fläche für den vertikalen Stromfluss zur Verfügung stehen.
Die zweiten Halbleiter-Finnen 10 können in verschiedenen Ausführungsformen in Richtung des Driftbereiches 2 in ihrer lateralen Ausdehnung (Breite) zunehmen. Dies erhöht die Stabilität der zweiten Halbleiter-Finnen 10. Durch die Abschirmstruktur 4, beispielsweise die p-dotierte Abschirmstruktur 4, kann erreicht werden, dass die zweiten Halbleiter-Finnen 10 trotz der zunehmenden Breite noch selbstsperrend sind.
In verschiedenen Aus führungsformen erstreckt sich die Abschirmstruktur 4 bis in den Bereich der zweiten Halbleiter- Finnen 10 hinein, wie in FIG . 6A veranschaulicht ist. Mit anderen Worten: die Abschirmstruktur 4 kann sich jeweils derart in Richtung der zweiten Halbleiter-Finnen 10 erstrecken, dass ein Boden einer zweiten Halbleiter-Finne 10 vertikal über einem Boden der ersten Halbleiter-Finne 11 angeordnet ist. Dies kann die selbstsperrende Wirkung der zweiten Halbleiter-Finnen 10 gewährleisten bzw. verstärken.
Alternativ oder zusätzlich kann die Abschirmstruktur 4 mit einem vertikalen Abstand zu den zweiten Halbleiter-Finnen 10 ausgebildet sein, wie in FIG . 6B veranschaulicht ist. Der Abstand bzw. die Dotierung der Abschirmstruktur 4 kann so gewählt sein, dass eine Verarmung des Bereichs unterhalb der zweiten Halbleiter-Finne 10 sichergestellt ist. Mit anderen Worten: die zweiten Halbleiter-Finnen 10 können jeweils einen ersten Abschnitt aufweisen, der dem Driftbereich 2 am nächsten ist, und einen zweiten Abschnitt auf dem ersten Abschnitt aufweisen, wobei jede zweite Halbleiter-Finne 10 in dem ersten Abschnitt eine erste laterale Ausdehnung aufweist und in dem zweiten Abschnitt eine zweite laterale Ausdehnung, die kleiner ist als die erste laterale Ausdehnung, aufweist. Beispielsweise können die zweiten Halbleiter-Finnen im Bereich der ersten Abschnitte miteinander verbunden sein. Anschaulich können die zweiten Halbleiter-Finnen eine gemeinsame Bodenplatte aufweisen.
In verschiedenen Ausführungsformen kann die laterale
Ausdehnung des Anschlussbereiches 3 bzw. der stärkeren n- Dotierung an der Source-Elektrode 7 vor den zweiten Halbleiter-Finnen 10 enden, wie in FIG . 6C veranschaulicht ist. Mit anderen Worten: es kann eine Verbindungsstruktur 60 zwischen dem Anschlussbereich 3 und den zweiten Halbleiter- Finnen 10 ausgebildet sein, die dieselbe Dotierung wie die zweiten Halbleiter-Finnen 10 aufweisen kann und mit der
Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden ist, wobei die Verbindungsstruktur 60 von der mindestens einen Seitenwand der ersten Halbleiter-Finne 11 beabstandet ist.
Alternativ oder zusätzlich kann sich der Anschlussbereich 3 in den Bereich der zweiten Halbleiter-Finnen 10 hinein erstrecken, wie in FIG . 6D veranschaulicht ist. Mit anderen Worten: der Anschlussbereich 3 kann eine Vielzahl von ersten Abschnitten 61 aufweisen, die sich jeweils in Richtung einer zweiten Halbleiter-Finne 10 erstrecken und mit jeweils einer der zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden sind, und kann einen zweiten Abschnitt 62 aufweisen, der lateral neben dem ersten Abschnitt 61 angeordnet ist und die Vielzahl von ersten Abschnitten 61 und die Source-/Drain-Elektrode 7 miteinander verbindet. FIG . 7 zeigt ein Ablaufdiagramm eines Verfahrens 700 zum Ausbilden eines vertikalen Feldeffekttransistors gemäß verschiedenen Ausführungsformen. Der mittels des Verfahrens 700 ausgebildete vertikale Feldeffekttransistor 20 kann einer zuvor beschriebenen Ausführungsform entsprechen. Das
Verfahren 700 weist auf: Ausbilden 710 eines Driftbereichs 2, Ausbilden 720 einer ersten Halbleiter-Finne 11 auf oder über dem Driftbereich 2 und mit diesem elektrisch leitfähig verbunden, Ausbilden 730 einer Vielzahl von zweiten Halbleiter-Finnen 10 auf oder über dem Driftbereich 2, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch nicht-leitfähig mit dem Driftbereich 2 verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen 10 lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden, und Ausbilden 740 einer Source- /Drain-Elektrode 7, die mit der Vielzahl von zweiten Halbleiter-Finnen 10 elektrisch leitfähig verbunden wird. Die beschriebenen und in den Figuren gezeigten Ausführungsformen sind nur beispielhaft gewählt. Unterschiedliche Ausführungsformen können vollständig oder in Bezug auf einzelne Merkmale miteinander kombiniert werden. Auch kann eine Ausführungsform durch Merkmale einer weiteren Ausführungsform ergänzt werden. Ferner können beschriebene Verfahrensschritte wiederholt sowie in einer anderen als in der beschriebenen Reihenfolge ausgeführt werden. Insbesondere ist die Erfindung nicht auf das angegebene Verfahren beschränkt .

Claims

Patentansprüche
1. Vertikaler Feldeffekttransistor (20), aufweisend: einen Driftbereich (2); eine erste Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden; eine Vielzahl von zweiten Halbleiter-Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht leitfähig mit dem Driftbereich (2) verbunden ausgebildet sind, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit dieser elektrisch leitfähig verbunden sind; und eine Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist.
2. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 1, wobei die erste Halbleiter-Finne (11) eine erste Seitenwand und eine zweite Seitenwand, die der ersten Seitenwand gegenüberliegt, aufweist und die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben der ersten Seitenwand und der zweiten Seitenwand der ersten Halbleiter-Finne (11) angeordnet sind und mit diesen elektrisch leitfähig verbunden sind.
3. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 1 oder 2, ferner aufweisend eine Abschirmstruktur (4), die zwischen der Vielzahl von zweiten Halbleiter-Finnen (10) und dem Driftbereich (2) ausgebildet sind.
4. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 3, wobei die Abschirmstruktur (4) mit der Source-/Drain- Elektrode (7) elektrisch leitfähig verbunden ist.
5. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 3 oder 4, wobei die erste Halbleiter-Finne (11) einen ersten Abschnitt (50) aufweist, der lateral neben der Abschirmstruktur (4) ausgebildet ist, und einen zweiten
Abschnitt (51) aufweist, der lateral neben den zweiten Halbleiter-Finnen (10) angeordnet ist, wobei der erste Abschnitt (50) stärker dotiert ausgebildet ist als der zweite Abschnitt (51).
6. Vertikaler Feldeffekttransistor (20) gemäß einem der
Ansprüche 3 bis 5, wobei sich die Abschirmstruktur (4) jeweils derart in
Richtung der zweiten Halbleiter-Finnen (10) erstreckt, dass ein Boden einer zweiten Halbleiter-Finne vertikal über einem Boden der ersten Halbleiter-Finne angeordnet ist.
7. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 3 bis 6, wobei die zweiten Halbleiter-Finnen (10) jeweils einen ersten Abschnitt aufweisen, der dem Driftbereich (2) am nächsten ist, und einen zweiten Abschnitt auf dem ersten Abschnitt aufweisen, wobei jede zweite Halbleiter-Finne (10) in dem ersten Abschnitt eine erste laterale
Ausdehnung aufweist und in dem zweiten Abschnitt eine zweite laterale Ausdehnung, die kleiner ist als die erste laterale Ausdehnung, aufweist.
8. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 1 bis 7, ferner aufweisend eine Verbindungsstruktur (60), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden ist, wobei die Verbindungsstruktur (60) von der mindestens einen Seitenwand der ersten Halbleiter- Finne (11) beabstandet ist.
9. Vertikaler Feldeffekttransistor (20) gemäß einem der Ansprüche 1 bis 8, ferner aufweisend einen Anschlussbereich (3), der zwischen der Source-/Drain- Elektrode (7) und jeder der zweiten Halbleiter-Finnen (10) ausgebildet ist, wobei der Anschlussbereich (3) eine höhere Leitfähigkeit aufweist als die zweiten Halbleiter-Finnen (10).
10. Vertikaler Feldeffekttransistor (20) gemäß Anspruch 9, wobei der Anschlussbereich (3) eine Vielzahl von ersten
Abschnitten (61) aufweist, die sich jeweils in Richtung einer zweiten Halbleiter-Finne (10) erstrecken und mit jeweils einer der zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden sind, und einen zweiten Abschnitt (62) aufweist, der lateral neben dem ersten
Abschnitt (61) angeordnet ist und die Vielzahl von ersten Abschnitten (61) und die Source-/Drain-Elektrode (7) miteinander verbindet.
11. Verfahren (700) zum Ausbilden eines vertikalen Feldeffekttransistors (20), das Verfahren (700) aufweisend:
Ausbilden (710) eines Driftbereichs (2);
Ausbilden (720) einer ersten Halbleiter-Finne (11) auf oder über dem Driftbereich (2) und mit diesem elektrisch leitfähig verbunden;
Ausbilden (730) einer Vielzahl von zweiten Halbleiter- Finnen (10) auf oder über dem Driftbereich (2), wobei die Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch nicht-leitfähig mit dem Driftbereich (2) verbunden ausgebildet werden, wobei die Vielzahl von zweiten Halbleiter-Finnen (10) lateral neben mindestens einer Seitenwand der ersten Halbleiter-Finne angeordnet werden und mit dieser elektrisch leitfähig verbunden werden; und
Ausbilden (740) einer Source-/Drain-Elektrode (7), die mit der Vielzahl von zweiten Halbleiter-Finnen (10) elektrisch leitfähig verbunden wird.
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