JP7383168B2 - 縦型電界効果トランジスタおよびその形成方法 - Google Patents

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Description

本発明は、縦型電界効果トランジスタおよびその形成方法に関する。
窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）をベースとするトランジスタは、ケイ素をベースとする同等の部品より低いオン抵抗と同時により高い降伏電圧をもつトランジスタを実現する可能性を提供する。
広いバンドギャップを有する半導体を適用するためには、いわゆるパワーＦｉｎＦＥＴ（Ｆｉｎ＝フィン、ＦＥＴ＝電界効果トランジスタ）の使用が有利であり得る。パワーＦｉｎＦＥＴでは、スイッチング可能なコンポーネントが細長い半導体フィンからなり、この半導体フィンは、その幾何形状およびゲート金属被覆部の適切な選択によりスイッチング可能である。パワーＦｉｎＦＥＴでは、半導体フィンの領域内のチャネル領域が、ゲート金属の高さに形成される。
関連技術のパワーＦｉｎＦＥＴの構造が図１で図解されている。従来のパワーＦｉｎＦＥＴは、基板１０１上に、ｎ－型ドーピングされたドリフト領域１０２と、ドレイン電極１０８と、ソース電極１０７と、ゲート電極１０５と、半導体フィン１１０と、ゲート誘電体１０９と、絶縁部１０６とを有する。半導体フィン１１０は、ｎ＋型ドーピングされた接続領域１０３によってソース電極１０７とつながれている。このパワーＦｉｎＦＥＴでは、スイッチング可能なコンポーネントが細長い半導体フィン１１０からなり、この半導体フィン１１０は、その幾何形状およびゲート電極１０５の適切な選択によりスイッチング可能である。チャネルは、細長くて弱くｎ型ドーピングされた半導体フィン１１０内で形成され、半導体フィン１１０はその小さな幅により、自然な空乏化によって遮断することができる。この場合、従来のＳｉＣまたはＧａＮのＭＯＳＦＥＴとは逆に、チャネル内のｐ型ドーピングは必要ない。チャネルの接続は、古典的なＭＯＳＦＥＴにおける反転とは逆に、電荷キャリアの蓄積を介して行われる。これにより、チャネル内の電荷キャリアの明らかにより高い可動性が可能になる。ゲート電極１０５へのゲート電圧の印加なしでは、半導体フィン１１０は非導電性であり、半導体フィン１１０は空乏化している。ゲート電極１０５に正のゲート電圧が印加されると、電子が半導体フィン１１０内に引き寄せられ、それにより半導体フィン１１０が導電性になる。電子はソース電極１０７から、強くｎ型ドーピングされた接続領域１０３を通って半導体フィン１１０に、ドリフト領域１０２を通って基板１０１およびドレイン電極１０８に流れ得る。遮断の場合に電界に対してシールドするために、ドリフト領域１０２内に、半導体フィン１１０をシールドする追加的なｐ型ドーピング範囲１０４が導入されている場合もある。このｐ型範囲１０４のシールド作用のために、このｐ型範囲１０４は半導体フィンに対して非常に精密に配置されなければならない。最適なシールド作用と同時に順方向性能を妨げないためには、ｐ型範囲１０４の正確な設計が必要である。しかしながら、高い電界に対する半導体フィン１１０の完璧なシールドは、それにより半導体フィン１１０の順方向特性が強く妨げられすぎるであろうから、不可能である。
本発明の課題は、遮断作用が改善された半導体フィンを可能にする縦型電界効果トランジスタおよびその形成方法を提供することである。
本課題は、本発明の一態様に基づき、縦型電界効果トランジスタによって解決される。この縦型電界効果トランジスタは、ドリフト領域、ドリフト領域の上または上方にあり、ドリフト領域と導電性につながれた第１の半導体フィン、ドリフト領域の上または上方にある多数の第２の半導体フィンであって、ドリフト領域と導電性につながらないように形成されており、第１の半導体フィンの少なくとも１つの側壁の横隣りに配置されており、第１の半導体フィンと導電性につながれている、第２の半導体フィン、および多数の第２の半導体フィンと導電性につながれているソース／ドレイン電極を有する。直観的には、水平なチャネル範囲を有するパワーＦｉｎＦＥＴが提供され、この水平なチャネル範囲は、下に向かってドリフト領域に対して完全に面的に電気絶縁されている。垂直方向の通電は、第２の半導体フィンの端部に接する第１の半導体フィンによって行われる。これにより、第２の半導体フィン内での高いチャネル移動度と同時に、遮断の場合の電界に対する第２の半導体フィンの理想的なシールドが実現され得る。
本課題は、本発明のさらなる一態様に基づき、縦型電界効果トランジスタを形成するための方法によって解決される。この方法は、ドリフト領域を形成するステップと、ドリフト領域の上または上方にあり、ドリフト領域と導電性につながれた第１の半導体フィンを形成するステップと、ドリフト領域の上または上方にある多数の第２の半導体フィンを形成するステップであって、この多数の第２の半導体フィンが、ドリフト領域と導電性につながらないように形成され、この多数の第２の半導体フィンが、第１の半導体フィンの少なくとも１つの側壁の横隣りに配置されて、第１の半導体フィンと導電性につながれるステップと、多数の第２の半導体フィンと導電性につながれるソース／ドレイン電極を形成するステップとを有する。これは、遮断動作中の電界ピークに対する改善されたシールドをもつ縦型電界効果トランジスタの製造を可能にする。
これらの態様の変形形態は、引用形式請求項およびこの説明の中で詳述している。本発明の実施形態を図に示しており、以下により詳しく解説する。
関連技術の縦型電界効果トランジスタの概略図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタの概略的な透視図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタの概略的な透視図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタの概略的な透視図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタの概略的な透視図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタ内の電流フローの概略図である。 図４Ａは様々な実施形態に基づく１つの縦型電界効果トランジスタの概略的な透視図である。図４Ｂは図４Ａの概略的な断面図である。 図５Ａは１つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。図５Ｂは１つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。 １つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。 １つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。 １つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。 １つの縦型電界効果トランジスタの様々な実施形態の１つの概略的な透視図である。 様々な実施形態に基づく１つの縦型電界効果トランジスタを形成するための１つの方法のフロー図である。
以下の詳細な説明では添付の図面を参照しており、これらの図面はこの説明の一部を構成しており、かつこれらの図面では図解のために、本発明が使用され得る個々の例示的実施形態を示している。本発明の保護範囲から逸脱することなく、その他の例示的実施形態を利用でき、かつ構造上のまたは論理的な変更を行えることは自明である。個々に別の記載がない限り、ここで説明される様々な例示的実施形態の特徴が相互に組み合わされ得ることは自明である。したがって以下の詳細な説明は、制限的な意味において理解されるべきではなく、本発明の保護範囲は添付の請求項によって定義されている。図では、それが有用であれば、同一のまたは類似の要素に同一の符号を付している。
図２Ａ～図２Ｄは、様々な実施形態に基づく１つの縦型電界効果トランジスタ２０の概略的な透視図を示す。様々な実施形態において、縦型電界効果トランジスタ２０は、半導体基板１上にドリフト領域２を有する。縦型電界効果トランジスタ２０はさらに、ドリフト領域２の上または上方にあり、ドリフト領域２と導電性につながれた第１の半導体フィン１１を有し、かつドリフト領域２の上または上方にある多数の第２の半導体フィン１０であって、ドリフト領域２と導電性につながらないように形成されている、多数の第２の半導体フィン１０を有する。つまり、ドリフト領域２と第２の半導体フィン１０の間には直接的な、物理的な、および／または導電性の接触はない。多数の第２の半導体フィン１０は、第１の半導体フィン１１の少なくとも１つの側壁の横隣りに配置されており、第１の半導体フィン１１と導電性につながれている。第１の半導体フィン１１は、第１の側壁および第１の側壁に向かい合う第２の側壁を有することができ、かつ多数の第２の半導体フィン１０は、第１の半導体フィン１１の第１の側壁および第２の側壁の横隣りに配置されていてもよく、第１の側壁および第２の側壁と導電性につながれていてもよい。
シールド構造４が、多数の第２の半導体フィン１０とドリフト領域２の間に形成されていてもよい。これは例えば、第２の半導体フィンが、ドリフト領域２と導電性につながらずに、ドリフト領域２の上に形成されていることを可能にする。これにより、ドリフト領域２とその上方にある第２の半導体フィン１０との間の直接的な、物理的な、および／または導電性の接触は、その間にあるシールド構造４によって阻止される。シールド構造４は、第１のソース／ドレイン電極７と導電性につながれていてもよい。多数の第２の半導体フィン１０は、第１の導電型を有することができ、かつシールド構造４は、第１の導電型とは異なる第２の導電型を有することができる。シールド構造４は、真性導電性半導体を有し得るかまたはそれから構成されていてもよい。その代わりにまたはそれに加えて、シールド構造４はｐ型ドーピングされ得る。これが、ドリフト領域２に対する第２の半導体フィン１０の電気シールドを可能にし、かつ第２の半導体フィン１０を遮断動作中に電界ピークから保護する。
さらに、第２のソース／ドレイン電極（例えばドレイン電極８）が設けられている。以下では例示的に、第１のソース／ドレイン電極がソース電極７であり、第２のソース／ドレイン電極がドレイン電極８であると仮定する。さらに、ソース／ドレイン電極７と第２の半導体フィン１０の各々との間に形成されている接続領域３が設けられていてもよく、この接続領域３は、第２の半導体フィン１０より高い導電率を有する。
縦型電界効果トランジスタ２０はさらに、第２の半導体フィン１０の少なくとも１つの側壁の横隣りにそれぞれゲート電極５を有し、このゲート電極５は、絶縁層６によってソース電極７から電気絶縁されている。ゲート電極５と第２の半導体フィン１０の少なくとも１つの側壁との間にはそれぞれゲート誘電体９が配置されている。
図２Ａは、縦型電界効果トランジスタ２０の全体を図解する。図２Ｂでは、図２Ａに基づく構造を、ソースおよびドレイン電極７、８ならびに絶縁層６なしで図解している。図２Ｃでは、図２Ｂの構造を、ゲート電極５なしで図解している。図２Ｄでは、図２Ｃの構造を、ゲート誘電体９なしで図解している。
図２Ａ～図２Ｄはそれぞれ、様々な実施形態に基づく単一のＦｉｎＦＥＴセルを概略的に示している。一般的には、このようなセルが何百～何千と並列接続されており、この構造が第３の次元でこの平面内に連なる。複数のセルの組合せにより、ＦｉｎＦＥＴセルの２次元に広がった電界が生じる。縦型電界効果トランジスタは、パワー半導体部品であり得る。例として、半導体基板１はＧａＮ基板１またはＳｉＣ基板１であってもよい。半導体基板１上に、弱ｎ型伝導性の半導体ドリフト領域２、例えばＧａＮドリフト領域２またはＳｉＣドリフト領域２が形成され（例えば施され）ていてもよい。ドリフト領域２の上では、ｎ型伝導性の半導体範囲が、第１および第２の半導体フィン１０、１１の形態で、例えばＧａＮフィンまたはＳｉＣフィンの形態で形成されていてもよい。接続領域３は、ｎ＋型ドーピングされた半導体材料を有し得るかまたはそれから構成され得る。
トランジスタまたはスイッチとしての縦型電界効果トランジスタ２０の機能のために、第２の半導体フィン１０はそれぞれ、例えば横方向の広がり（図４Ｂで幅として見えている）を約１００ｎｍ～約２００ｎｍの範囲内で有し、垂直方向の広がり（図４Ｂで高さとして見えている）を約０．１μｍ～約３μｍの範囲内で有する。
図３は、様々な実施形態に基づく１つの縦型電界効果トランジスタ内の電流フローの概略図を示す。
第２の半導体フィン１０とドリフト領域２の間には、シールド構造４が、例えばｐ型ドーピングされた範囲４の形態で形成されている。シールド構造４は、ソースコンタクト７に電気的に接続されていてもよい。シールド構造４は、第２の半導体フィン１０および第２の半導体フィン１０の周りに延びているゲート誘電体９を、遮断動作中に発生し得る電界に対してシールドする。シールド構造４は、電流フローが第２の半導体フィン１０を通って水平に生じ、かつ第１の半導体フィン１１内で初めて垂直に進むことを可能にする。
ゲート電極５に正のゲート電圧を印加することで、電子が細長い第２の半導体フィン１０内で蓄積される。これにより第２の半導体フィン１０は導電性になる。電子はソース電極７から、接続領域３の強いｎ型ドーピング部を通って、第２の半導体フィン１０に流れ得る。そこでは電子が第２の半導体フィンに沿って水平方向に（図３の矢印３０で図解している）、第１の半導体フィン１１まで流れる。第１の半導体フィン１１内では電子は、ドレイン電極８に印加された電圧により、垂直方向に吸い取られる（図３の矢印３１で図解している）。これにより電子はドリフト領域２および基板１を通ってドレイン電極８に流れる。
ゲート電圧が印加されていないと、第１の半導体フィン１１の下のドリフト領域２内で電子ガスが空乏化し得るので、電界効果トランジスタ２０は自己遮断性であり得る。
図４Ａは、様々な実施形態に基づく１つの縦型電界効果トランジスタ２０の概略的な透視図を示し、図４Ｂは、図４Ａの概略的な断面図を示している。図４Ａで図解された縦型電界効果トランジスタ２０は、図２Ａ～図２Ｄで図解し、上で詳細に説明されている縦型電界効果トランジスタ２０と同一であり得る。
図４Ｂは、縦型電界効果トランジスタ２０のチャネルを構成する第２の半導体フィン１０が、下に向かってまたはドリフト領域２に向かってシールド構造４によって完全に電気的にシールドされていることを図解している。
図５Ａ～図６Ｄは、１つの縦型電界効果トランジスタの様々な実施形態の概略的な透視図を示す。
図３で説明されたように、電流は、様々な実施形態において第１の半導体フィン１１を通ってのみ下へ導かれる。一実施形態では、第１の半導体フィン１１が、第２の半導体フィン１０に比べてより高くｎ型ドーピングされた第１の区域５０およびより低くｎ型ドーピングされた第２の区域５１を有し得る（図５Ａ）。第１の区域５０は、シールド構造４の横隣りに形成されていてもよい。第１の区域５０は、シールド構造と同じ厚さを有することができ（図５Ａ）、またはシールド構造とは違う厚さを有することができる。別の一実施形態では、第１の半導体フィン１１全体が、（第２の半導体フィン１０のドーピングに比べて）より高いｎ型ドーピングを有し得る（図５Ｂ）。
言い換えれば、様々な実施形態において第１の半導体フィン１１は、例えばシールド構造４の横隣りに形成されている第１の区域５０を有し、かつ例えば第２の半導体フィン１０の横隣りに配置されている第２の区域５１を有し、図５Ａで図解されているように、第１の区域５０は第２の区域５１より強くドーピングされて形成されている。これは、第１の半導体フィンが十分に導電性であることを可能にし、これにより、縦型電界効果トランジスタ２０の電流フローは制限されない。これは、第１の半導体フィン１１のうち、ドリフト領域２に最も近く、かつシールド構造４の横隣りに配置されている下側の領域内でとりわけ有利である。ドリフト領域２のこの領域内では、シールド構造４によって引き起こされる電荷キャリアの空乏化により、低下した電荷キャリア密度が存在し得る。第１の区域５０内の第１の半導体フィン１１の局所的または全体的なｎ型ドーピングにより、この空乏化ゾーンの空間的な広がりを減らすことができ、かつ垂直な電流フローのためのより大きな面積が提供され得る。
第２の半導体フィン１０は、様々な実施形態において、ドリフト領域２の方向に、その横方向の広がり（幅）を増大させ得る。これは、第２の半導体フィン１０の安定性を高める。シールド構造４、例えばｐ型ドーピングされたシールド構造４により、第２の半導体フィン１０が、幅の増大にもかかわらず、まだ自己遮断性であることが達成され得る。
様々な実施形態において、図６Ａで図解されているようにシールド構造４は第２の半導体フィン１０の領域内にまで延びている。言い換えれば、シールド構造４はそれぞれ、第２の半導体フィン１０の底が垂直方向において第１の半導体フィン１１の底より上に配置されているように、第２の半導体フィン１０の方向に延び得る。これは、第２の半導体フィン１０の自己遮断作用を保証または強化し得る。
その代わりにまたはそれに加えて、図６Ｂで図解されているようにシールド構造４は第２の半導体フィン１０に対して垂直方向の間隔をあけて形成されていてもよい。シールド構造４の間隔またはドーピングは、第２の半導体フィン１０の下の領域の空乏化が保証されているように選択されていてもよい。言い換えれば、第２の半導体フィン１０はそれぞれ、ドリフト領域２に最も近い第１の区域を有することができ、かつ第１の区域の上に第２の区域を有することができ、どの第２の半導体フィン１０も、第１の区域では第１の横方向の広がりを有し、かつ第２の区域では、第１の横方向の広がりより小さい第２の横方向の広がりを有する。例えば、第２の半導体フィンが第１の区域の領域で相互につながれていてもよい。直観的には、第２の半導体フィンが共通の底板を有し得る。
様々な実施形態において、図６Ｃで図解されているように、接続領域３のまたはソース電極７に接するより強いｎ型ドーピング部の横方向の広がりは、第２の半導体フィン１０の前で終端し得る。言い換えれば、接続領域３と第２の半導体フィン１０の間に結合構造６０が形成されていてもよく、この結合構造６０は、第２の半導体フィン１０と同じドーピングを有することができ、かつ多数の第２の半導体フィン１０と導電性につながれており、結合構造６０は、第１の半導体フィン１１の少なくとも１つの側壁から離隔されている。
その代わりにまたはそれに加えて、図６Ｄで図解されているように、接続領域３は第２の半導体フィン１０の領域内に延び得る。言い換えれば、接続領域３は、それぞれ１つの第２の半導体フィン１０の方向に延びて第２の半導体フィン１０のそれぞれ１つと導電性につながれている多数の第１の区域６１を有することができ、かつ第１の区域６１の横隣りに配置されており、多数の第１の区域６１とソース／ドレイン電極７とを相互につなぐ第２の区域６２を有することができる。
図７は、様々な実施形態に基づく１つの縦型電界効果トランジスタを形成するための１つの方法７００のフロー図を示す。方法７００によって形成された縦型電界効果トランジスタ２０は前述の一実施形態に相応し得る。方法７００は、ドリフト領域２を形成するステップ７１０と、ドリフト領域２の上または上方にあり、ドリフト領域２と導電性につながれた第１の半導体フィン１１を形成するステップ７２０と、ドリフト領域２の上または上方にある多数の第２の半導体フィン１０を形成するステップ７３０であって、この多数の第２の半導体フィン１０が、ドリフト領域２と導電性につながらないように形成され、この多数の第２の半導体フィン１０が、第１の半導体フィンの少なくとも１つの側壁の横隣りに配置されて、第１の半導体フィンと導電性につながれるステップと、多数の第２の半導体フィン１０と導電性につながれるソース／ドレイン電極７を形成するステップ７４０とを有する。
説明したおよび図に示した実施形態は、例示的に選択されているにすぎない。異なる実施形態が、全体的にまたは個々の特徴に関して相互に組み合わされ得る。１つの実施形態が、１つのさらなる実施形態の特徴によって補充されてもよい。さらに、説明されたプロセスステップは、繰り返され、かつ説明した順番とは違う順番で実施されてもよい。とりわけ、本発明は提示された方法には限定されていない。

Claims (11)

  1. ドリフト領域（２）と、
    前記ドリフト領域（２）の上または上方にあり、前記ドリフト領域（２）と導電性につながれた第１の半導体フィン（１１）と、
    前記ドリフト領域（２）の上または上方にある多数の第２の半導体フィン（１０）であって、前記ドリフト領域（２）と導電性につながらないように形成されており、前記第１の半導体フィン（１１）の少なくとも１つの側壁の横隣りに配置されており、前記第１の半導体フィン（１１）と導電性につながれている、第２の半導体フィン（１０）と、
    前記多数の第２の半導体フィン（１０）と導電性につながれているソース／ドレイン電極（７）と、
    を有する縦型電界効果トランジスタ（２０）。
  2. 前記第１の半導体フィン（１１）が、第１の側壁および前記第１の側壁に向かい合う第２の側壁を有し、かつ前記多数の第２の半導体フィン（１０）が、前記第１の半導体フィン（１１）の前記第１の側壁および前記第２の側壁の横隣りに配置されており、前記第１の側壁および前記第２の側壁と導電性につながれている、請求項１に記載の縦型電界効果トランジスタ（２０）。
  3. 前記多数の第２の半導体フィン（１０）と前記ドリフト領域（２）の間に形成されているシールド構造（４）をさらに有する、請求項１または２に記載の縦型電界効果トランジスタ（２０）。
  4. 前記シールド構造（４）が前記ソース／ドレイン電極（７）と導電性につながれている、請求項３に記載の縦型電界効果トランジスタ（２０）。
  5. 前記第１の半導体フィン（１１）が、前記シールド構造（４）の横隣りに形成されている第１の区域（５０）を有し、かつ前記第２の半導体フィン（１０）の横隣りに配置されている第２の区域（５１）を有し、前記第１の区域（５０）が前記第２の区域（５１）より強くドーピングされて形成されている、請求項３または４に記載の縦型電界効果トランジスタ（２０）。
  6. 前記シールド構造（４）がそれぞれ、第２の半導体フィンの底が垂直方向において前記第１の半導体フィンの底より上に配置されているように、前記第２の半導体フィン（１０）の方向に延びる、請求項３～５のいずれか一項に記載の縦型電界効果トランジスタ（２０）。
  7. 前記第２の半導体フィン（１０）がそれぞれ、前記ドリフト領域（２）に最も近い第１の区域を有し、かつ前記第１の区域の上に第２の区域を有し、どの第２の半導体フィン（１０）も、前記第１の区域では第１の横方向の広がりを有し、かつ前記第２の区域では、前記第１の横方向の広がりより小さい第２の横方向の広がりを有する、請求項３～６のいずれか一項に記載の縦型電界効果トランジスタ（２０）。
  8. 前記多数の第２の半導体フィン（１０）と導電性につながれている結合構造（６０）をさらに有し、前記結合構造（６０）が、前記第１の半導体フィン（１１）の前記少なくとも１つの側壁から離隔されている、請求項１～７のいずれか一項に記載の縦型電界効果トランジスタ（２０）。
  9. 前記ソース／ドレイン電極（７）と前記第２の半導体フィン（１０）の各々との間に形成されている接続領域（３）をさらに有し、前記接続領域（３）が、前記第２の半導体フィン（１０）より高い導電率を有する、請求項１～８のいずれか一項に記載の縦型電界効果トランジスタ（２０）。
  10. 前記接続領域（３）が、それぞれ１つの第２の半導体フィン（１０）の方向に延びて前記第２の半導体フィン（１０）のそれぞれ１つと導電性につながれている多数の第１の区域（６１）を有し、かつ前記第１の区域（６１）の横隣りに配置されており、前記多数の第１の区域（６１）と前記ソース／ドレイン電極（７）とを相互につなぐ第２の区域（６２）を有する、請求項９に記載の縦型電界効果トランジスタ（２０）。
  11. 縦型電界効果トランジスタ（２０）を形成するための方法（７００）であって、
    ドリフト領域（２）を形成するステップ（７１０）と、
    前記ドリフト領域（２）の上または上方にあり、前記ドリフト領域（２）と導電性につながれた第１の半導体フィン（１１）を形成するステップ（７２０）と、
    前記ドリフト領域（２）の上または上方にある多数の第２の半導体フィン（１０）を形成するステップ（７３０）であって、前記多数の第２の半導体フィン（１０）が、前記ドリフト領域（２）と導電性につながらないように形成され、前記多数の第２の半導体フィン（１０）が、前記第１の半導体フィンの少なくとも１つの側壁の横隣りに配置されて、前記第１の半導体フィンと導電性につながれるステップと、
    前記多数の第２の半導体フィン（１０）と導電性につながれるソース／ドレイン電極（７）を形成するステップ（７４０）と、
    を有する方法（７００）。
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