WO2006042669A1 - Jfet und herstellungsverfahren - Google Patents

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WO2006042669A1
WO2006042669A1 PCT/EP2005/010938 EP2005010938W WO2006042669A1 WO 2006042669 A1 WO2006042669 A1 WO 2006042669A1 EP 2005010938 W EP2005010938 W EP 2005010938W WO 2006042669 A1 WO2006042669 A1 WO 2006042669A1
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gate electrode
region
doped
conductivity type
jfet
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PCT/EP2005/010938
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English (en)
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Inventor
Heimo Gensinger
Martin Knaipp
Georg RÖHRER
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Austriamicrosystems Ag
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Publication date
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    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate

Definitions

  • the present invention relates to a JFET in which a channel region is disposed between an upper gate electrode and a lower gate electrode.
  • JFET has a channel region p-type in a p-JFET doped and n-doped in an n-JFET, between oppositely doped regions, which are provided as an upper gate electrode and as a lower gate electrode, these doped regions are referred to below as a top gate electrode or as a bottom gate. Gate electrode called.
  • the gate-drain breakdown voltage of the JFET can be increased.
  • the gradient of the dopant concentration of the pn junction between the top gate electrode and the drain region is reduced.
  • the top gate electrode is provided with a sufficiently high dopant concentration and thus charge carrier concentration in order to avoid complete depletion at a bias voltage in the vicinity of the so-called pinch-off.
  • the top gate electrode structure is fabricated in the form of a pair of sequentially implanted regions. First, an n-type doping is implanted to a depth of view to the boundary of the channel region. This is followed by an implantation of a higher dose, which, however, takes place only to a lesser depth, so as to produce an upper, produce highly doped n-type portion of the top gate electrode.
  • US Pat. No. 6,153,453 describes a production method for JFETs in which the transistor is produced in an n-conducting well of a p-conducting substrate. For this purpose, a p-type channel region is produced together with LDD source / drain regions for p-channel MOSFETs. The n-type gate region of the top gate electrode is produced together with LDD drain / source regions of the n-channel MOSFETs. The p-type drain / source regions are fabricated together with the drain / source regions of the p-channel MOSFETs.
  • the object of the present invention is to provide a JFET with improved drain-gate breakdown voltage.
  • This JFET should also open up the possibilities to easily adapt the threshold voltage and to achieve a reduction in the area required for the component.
  • an associated manufacturing process should be specified.
  • the top-gate electrode and the bottom-gate electrode in semiconductor material are connected to one another in an electrically conductive manner by the structure of the doped regions. Therefore, no external connections between the top gate electrode and the bottom gate electrode, for example via wiring, are required.
  • the top gate electrode is strip-shaped and adjoins an upper-side, highly doped connection region of the bottom-gate electrode.
  • the channel well is interrupted below gate connection regions, so that there the doped regions of the top gate electrode and the bottom gate electrode merge into one another in the vertical direction and by an implantation of the relevant one Dopant can be produced in the same process step the can.
  • the top gate electrode has a dopant profile, which is adjusted by an implantation through an insulation region arranged on the top side, in particular a field oxide or a shallow trench isolation (STI).
  • the implantation concerned can take place together with the implantation of dopant for the body region of integrated PMOS transistors. Because of the existing field oxide in the region of the top gate electrode, the implanted dopant concentration and the depth of the produced pn junction to the channel region are reduced.
  • the implantation doses for the flat doped regions and the deep oppositely doped regions which are already optimized for further integrated components, can be varied by the layout by implanting only portions of the surface of the doped regions ⁇ be.
  • the implantation for forming a bottom-gate electrode can take place in such a way that the implantation in strip-shaped regions is carried out so that the predetermined dopant profile and the predetermined dopant concentration are adjusted after a thermal diffusion of the introduced dopant ,
  • the following is a more detailed description of examples of the JFET and the manufacturing method with reference to the accompanying figures 1 to 7.
  • FIG. 1 shows a plan view of a first embodiment of the JFET.
  • FIG. 2 shows the plan view according to FIG. 1 with additional details.
  • FIG. 3 shows a plan view of a second embodiment of the JFET.
  • FIG. 4 shows a cross section through the first and second embodiments.
  • FIG. 5 shows a cross section through the second embodiment according to FIG. 3.
  • FIG. 6 shows a further cross section through the second exemplary embodiment.
  • FIG. 7 shows a plan view of a scheme for the arrangement of the regions of source, gate and drain.
  • FIG. 1 shows a plan view of a first amongs ⁇ example of the JFET, which will be described below with reference to the preferred embodiment as p-JFET.
  • n-JFET the signs of the conductivity are always reversed, ie the n-line and the p-line are interchanged.
  • a substrate there is a p-conducting region, which is formed by a p-type basic doping or by a p-doped well.
  • the bottom gate electrode 2 is arranged. net, which is formed by an n-type region in the p-type material.
  • the bottom-gate electrode is pulled up laterally to the top side of the substrate 1, so that it can be contacted there in n + terminal regions 6 provided for this purpose.
  • the bottom-gate electrode 2 Above the bottom-gate electrode 2 is a channel well 3 doped p-type. It is a deeply implanted p-tub. Therein, the highly p-type doped source / drain regions 5 are arranged. These source / drain regions 5 are located on the upper side of the substrate 1 and can likewise be electrically connected. In between is located above the channel well 3, the top gate electrode 4, which is n-type doped and reproduced by the hatched strip. The hatching is for emphasis only. The lateral boundaries of the region of the bottom-gate electrode 2 and the channel well 3 are shown as hidden contours.
  • connection regions which also include a p + connection region 7 of the outer p-type material
  • insulation region 8 which are formed, for example, by a field oxide or a shallow trench isolation (STI).
  • STI shallow trench isolation
  • the implantation dose for forming the bottom-gate electrode 2 can be suitably varied in order to achieve a dopant concentration which is particularly suitable for the component.
  • the n-type region of the bottom-gate electrode 2 z. B. implanted in strip-shaped areas, so that after a diffusion of the dopant out of the implanted regions into the regions adjacent thereto, a homogeneous distribution of the dopant in the desired concentration results.
  • the channel well 3 is then made by re-doping the implanted region.
  • the top gate electrode 4 and the bottom gate electrode 2 are provided with the n + terminal region 6 as a common electrical terminal.
  • FIG. 2 shows in a plan view the exemplary embodiment according to FIG. 1 with implantation strips 10 shown hatched, in which the implantation of the dopant takes place to form the bottom-gate electrode.
  • a uniform distribution of the dopant of the bottom-gate electrode 2 results after a thermal diffusion.
  • the channel region is produced by a further implantation for electrical conductivity of the opposite sign of the conductivity to the bottom-gate electrode.
  • FIG. 4 shows this embodiment in cross section, the position of which is marked in FIG.
  • the actual bottom-gate electrode 2 is located in the substrate 1 below the top-gate electrode 4.
  • the terminal regions of the source / drain regions 5, the n + -type connection region 6 and the p + connection area 7 recognizable.
  • portions of the isolation region 8 are located between these connection regions.
  • the pn junctions under the isolation region 8 are hidden contours, which are therefore drawn in dashed lines in FIGS. 1 to 3.
  • FIG. 3 shows a further exemplary embodiment, in which the top gate electrode 4 in each case has gate connection regions 9, which are highly n-type doped, are provided in a top view in the cutout.
  • FIG. 3 shows a similar arrangement of the connection regions as has already been described in connection with FIG.
  • the bottom gate electrode 2 and the top gate electrode 4 have common electrical dielectrics Connections, which are formed here by interruptions of the channel well 3 under the gate connection regions 9.
  • FIG. 5 The cross section between the gate terminal regions 9 marked in FIG. 3 corresponds to the cross section of FIG. 4, that is to say it corresponds to the relevant cross section of the first exemplary embodiment.
  • the cross sections through the gate connection regions 9 are shown in FIGS. 5 and 6, in which the same reference symbols are used for the corresponding components as in the preceding figures, so that a repeated description of these components is not required.
  • the cross section according to FIG. 5 is parallel to the cross section according to FIG. 4; the cross section according to FIG. 6 runs perpendicularly through the sequence of gate connection regions.
  • FIGS. 5 and 6 it can be seen that the channel well 3 is interrupted below the gate connection regions 9, so that there the top gate electrode 4 and the bottom gate electrode 2 are connected to one another in an electrically conductive manner.
  • FIG. 5 and 6 it can be seen that the channel well 3 is interrupted below the gate connection regions 9, so that there the top gate electrode 4 and the bottom gate electrode 2 are connected to one another in an electrically conductive manner.
  • FIG. 6 specifically shows the sequence of the gate connection regions 9 which is interrupted by the insulation region 8 in each case.
  • the actual transistor structure consisting of top gate electrode, channel and bottom gate electrode is located in each case between the gate connection regions 9.
  • FIG. 7 shows a possible arrangement of the regions of source, gate and drain for a larger JFET, in which a plurality of transistor structures are present in a periodic sequence. There are here a plurality of strip-shaped regions as source, top gate and drain, which are arranged in a periodic sequence of successive sections of drain, top gate, source and top gate.
  • the top-gate electrodes can each be provided with a sequence of gate connection regions 9 which are present transversely to the direction of the sequence of source, gate and drain and which correspond to the embodiment according to FIGS 6 may also be periodic.
  • Joint contacting of the top gate electrode with the bottom gate electrode has two advantages, namely: a) the potential of the top gate electrode is better defined; b) in the case of large structures (as in FIG. 7), no additional contacts of the bottom-gate electrode are necessary.
  • a preferred production method of the first exemplary embodiment of the JFET provides that a highly doped connection region 6 of the bottom-gate electrode 2 is produced and the top-gate electrode 4 is implanted in such a way that the doped region is the top gate Electrode 4 adjoins this connection region 6.
  • a preferred production method of the second exemplary embodiment of the JFET provides that after the formation of the channel well 3 in the doped region of the bottom-gate electrode 2 and the production of an upper-side insulation region 8 made of electrically insulating material, which Apertures is provided, an implantation of dopant for electrical conductivity of the top gate electrode Lang ⁇ is introduced. Because of the shielding effect of the isolation region 8, with a suitable choice of the implantation dose below the isolation region 8, a dopant concentration is provided which is provided for the top gate electrode 4 and in the region of the openings re-doped nalwanne 3, whereby an electrical connection in Halbleit ⁇ material of the same sign of the conductivity between the top gate electrode 4 and the bottom gate electrode 2 is herge ⁇ provides.
  • the net doping resulting from the doping results in the electrically conductive connection in the vertical direction, that is to say perpendicular to the upper side of the substrate, with which the top gate electrode and the bottom gate electrode are below the gate connection regions 9 in semiconductor material are connected to one another, as shown in FIGS. 5 and 6.

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Abstract

Der JFET umfasst eine Bottom-Gate-Elektrode (2), eine Kanalwanne (3) mit streifenförmigen Source-/Drain-Bereichen (5) und eine Top-Gate-Elektrode (4), die mit der Bottom-Gate-Elektrode in Halbleitermaterial elektrisch verbunden und mittels einer Implantation durch ein oberseitiges Feldoxid (8) hergestellt ist. Damit ist die Drain-Gate-Durchbruchspannung verbessert. Gate-Anschlussbereiche, unter denen die Kanalwanne unterbrochen ist, können in einer periodischen Abfolge angeordnet sein.

Description

Beschreibung
JFET und Herstellungsverfahren
Die vorliegende Erfindung betrifft einen JFET, bei dem ein Kanalbereich zwischen einer oberen Gate-Elektrode und einer unteren Gate-Elektrode angeordnet ist.
Standard-JFETs sind in dem Lehrbuch von S. M. Sze, „Physics of Semiconductor Devices", Wiley, 1981, und insbesondere in der US 4,683,485 sowie US 6,153,453 beschrieben. Bei einem JFET befindet sich ein Kanalbereich, der bei einem p-JFET p- leitend dotiert und bei einem n-JFET n-leitend dotiert ist, zwischen entgegengesetzt dotierten Bereichen, die als obere Gate-Elektrode und als untere Gate-Elektrode vorgesehen sind. Diese dotierten Bereiche werden im Folgenden als Top-Gate- Elektrode bzw. als Bottom-Gate-Elektrode bezeichnet.
In der US 4,683,485 ist eine Herstellungsmethode beschrieben, mit der die Gate-Drain-Durchbruchspannung des JFET erhöht werden kann. Dazu wird der Gradient der Dotierstoffkonzentra- tion der pn-Junction zwischen der Top-Gate-Elektrode und dem Drain-Bereich reduziert. Die Top-Gate-Elektrode ist mit einer ausreichend hohen Dotierstoffkonzentration und damit Ladungs- trägerkonzentration versehen, um eine völlige Verarmung bei einer Vorspannung in der Nähe des so genannten Pinch-off zu vermeiden. Dazu wird die Struktur der Top-Gate-Elektrode in der Form eines Paares von in Abfolge implantierten Bereichen hergestellt. Zunächst wird eine n-Dotierung bis zu einer vor¬ gesehenen Tiefe zur Grenze des Kanalbereichs implantiert. Da¬ nach folgt eine Implantation höherer Dosis, die allerdings nur zu einer geringeren Tiefe erfolgt, um so einen oberen, hoch dotierten n-leitenden Anteil der Top-Gate-Elektrode her¬ zustellen.
In der US 6,153,453 ist ein Herstellungsverfahren für JFETs beschrieben, bei dem der Transistor in einer n-leitenden Wan¬ ne eines p-leitenden Substrats hergestellt wird. Dazu wird ein p-leitender Kanalbereich zusammen mit LDD-Source-/Drain- Bereichen für p-Kanal-MOSFETs hergestellt. Der n-leitende Ga¬ te-Bereich der Top-Gate-Elektrode wird zusammen mit LDD- Drain-/Source-Bereichen der n-Kanal-MOSFETs hergestellt. Die p-leitenden Drain-/Source-Bereiche werden zusammen mit den Drain-/Source-Bereichen der p-Kanal-MOSFETs hergestellt.
Aufgabe der vorliegenden Erfindung ist es, einen JFET mit verbesserter Drain-Gate-Durchbruchspannung anzugeben. Dieser JFET soll außerdem die Möglichkeiten eröffnen, die Schwellen¬ spannung auf einfache Weise anzupassen und eine Verringerung des Flächenbedarfs für das Bauelement zu erreichen. Außerdem soll ein zugehöriges Herstellungsverfahren angegeben werden.
Diese Aufgabe wird mit dem JFET mit den Merkmalen des An¬ spruchs 1 bzw. mit dem Herstellungsverfahren mit den Merkma¬ len des Anspruchs 8 gelöst. Ausgestaltungen ergeben sich aus den jeweiligen abhängigen Ansprüchen.
Bei dem JFET sind die Top-Gate-Elektrode und die Bottom-Gate- Elektrode in Halbleitermaterial durch die Struktur der do¬ tierten Bereiche elektrisch leitend miteinander verbunden. Es sind daher keine externen Verbindungen zwischen der Top-Gate- Elektrode und der Bottom-Gate-Elektrode, zum Beispiel über Verdrahtungen, erforderlich. Die Top-Gate-Elektrode ist bei einem ersten Ausführungsbei¬ spiel streifenförmig ausgebildet und grenzt an eine obersei¬ tigen hoch dotierten Anschlussbereich der Bottom-Gate-Elekt¬ rode an. Bei einem zweiten Ausführungsbeispiel ist die Kanal- wanne unterhalb von Gate-Anschlussbereichen unterbrochen, so- dass dort die dotierten Bereiche der Top-Gate-Elektrode und der Bottom-Gate-Elektrode in der vertikalen Richtung ineinan¬ der übergehen und durch eine Implantation des betreffenden Dotierstoffs in demselben Verfahrensschritt hergestellt wer¬ den können.
Die Top-Gate-Elektrode weist ein Dotierstoffprofil auf, das durch eine Implantation durch einen oberseitig angeordneten Isolationsbereich, insbesondere ein Feldoxid oder eine STI (shallow trench isolation) , hindurch eingestellt ist. Die betreffende Implantation kann zusammen mit der Implantation von Dotierstoff für den Body-Bereich integrierter PMOS-Tran- sistoren erfolgen. Wegen des vorhandenen Feldoxids im Bereich der Top-Gate-Elektrode sind die implantierte Dotierstoffkon¬ zentration und die Tiefe des hergestellten pn-Übergangs zu dem Kanalbereich vermindert . Um eine Anpassung der geeigneten Schwellenspannung zu erreichen, können die Implantationsdosen für die flachen dotierten Bereiche und die tiefen entgegenge¬ setzt dotierten Bereiche, die bereits für weitere integrierte Bauelemente optimiert sind, durch das Layout variiert werden, indem nur Anteile der Fläche der dotierten Bereiche implan¬ tiert werden. Insbesondere kann die Implantation zur Ausbil¬ dung einer Bottom-Gate-Elektrode in der Weise erfolgen, dass die Implantation in streifenförmigen Bereichen so vorgenommen wird, dass das vorgegebene Dotierstoffprofil und die vorgege¬ bene Dotierstoffkonzentration nach einer thermischen Diffusi¬ on des eingebrachten Dotierstoffs eingestellt sind. Es folgt eine genauere Beschreibung von Beispielen des JFETs und des Herstellungsverfahrens anhand der beigefügten Figuren 1 bis 7.
Die Figur 1 zeigt eine Aufsicht auf ein erstes Ausführungs¬ beispiel des JFETs.
Die Figur 2 zeigt die Aufsicht gemäß Figur 1 mit zusätzlichen Details.
Die Figur 3 zeigt eine Aufsicht auf ein zweites Ausführungs¬ beispiel des JFETs.
Die Figur 4 zeigt einen Querschnitt durch das erste und zwei¬ te Ausführungsbeispiel.
Die Figur 5 zeigt einen Querschnitt durch das zweite Ausfüh¬ rungsbeispiel gemäß der Figur 3.
Die Figur 6 zeigt einen weiteren Querschnitt durch das zweite Ausführungsbeispiel .
Die Figur 7 zeigt eine Aufsicht auf ein Schema für die Anord¬ nung der Bereiche von Source, Gate und Drain.
Die Figur 1 zeigt eine Aufsicht auf ein erstes Ausführungs¬ beispiel des JFETs, der im Folgenden anhand der bevorzugten Ausführungsform als p-JFET beschrieben wird. Bei einem n-JFET sind die Vorzeichen der Leitfähigkeit jeweils umgekehrt, also n-Leitung und p-Leitung gegeneinander vertauscht. In einem Substrat befindet sich ein p-leitender Bereich, der durch ei¬ ne p-leitende Grunddotierung oder durch eine p-dotierte Wanne gebildet ist. Darin ist die Bottom-Gate-Elektrode 2 angeord- net, die durch einen n-leitenden Bereich in dem p-leitenden Material ausgebildet ist. Die Bottom-Gate-Elektrode ist seit¬ lich zur Oberseite des Substrats 1 hochgezogen, sodass sie dort in dafür vorgesehenen n+-Anschlussbereichen 6 kontak¬ tiert werden kann. Über der Bottom-Gate-Elektrode 2 befindet sich eine Kanalwanne 3, die p-leitend dotiert ist. Es handelt sich um eine tief implantierte p-Wanne. Darin sind die hoch p-leitend dotierten Source-/Drain-Bereiche 5 angeordnet. Die¬ se Source-/Drain-Bereiche 5 befinden sich an der Oberseite des Substrats 1 und können ebenfalls elektrisch angeschlossen werden. Dazwischen befindet sich über der Kanalwanne 3 die Top-Gate-Elektrode 4, die n-leitend dotiert und durch den schraffierten Streifen wiedergegeben ist. Die Schraffur dient nur zur Hervorhebung. Die seitlichen Berandungen des Bereichs der Bottom-Gate-Elektrode 2 und der Kanalwanne 3 sind gestri¬ chelt als verdeckte Konturen dargestellt.
Zwischen den Anschlussbereichen, zu denen auch noch ein p+- Anschlussbereich 7 des äußeren p-leitenden Materials gehört, sind Anteile eines Isolationsbereiches 8 vorhanden, die zum Beispiel durch ein Feldoxid oder eine STI (shallow trench i- solation) gebildet sind. Durch das Material des Isolationsbe¬ reiches 8 hindurch ist die Implantation des Dotierstoffs der Top-Gate-Elektrode 4 derart vorgenommen, dass die Dotier- stoffkonzentration und das Dotierstoffprofil der Top-Gate- Elektrode 4 zur Erhöhung der Drain-Gate-Durchbruchspannung geeignet eingestellt sind.
Die Implantationsdosis zur Ausbildung der Bottom-Gate- Elektrode 2 kann geeignet variiert werden, um eine für das Bauelement besonders geeignete Dotierstoffkonzentration zu erreichen. Dazu wird der n-leitende Bereich der Bottom-Gate- Elektrode 2 z. B. in streifenförmigen Bereichen implantiert, sodass sich nach einer Ausdiffusion des Dotierstoffs aus den implantierten Bereichen in die dazu benachbarten Bereiche ei¬ ne homogene Verteilung des Dotierstoffs in der gewünschten Konzentration ergibt. Die Kanalwanne 3 wird anschließend durch ein Umdotieren des implantierten Bereiches hergestellt. Bei diesem Ausführungsbeispiel sind die Top-Gate-Elektrode 4 und die Bottom-Gate-Elektrode 2 mit dem n+-Anschlussbereich 6 als gemeinsamem elektrischem Anschluss versehen.
Die Figur 2 zeigt in einer Aufsicht das Ausführungsbeispiel gemäß der Figur 1 mit schraffiert dargestellten Implantati¬ onsstreifen 10, in denen die Implantation des Dotierstoffs zur Ausbildung der Bottom-Gate-Elektrode erfolgt. Eine gleichmäßige Verteilung des Dotierstoffs der Bottom-Gate- Elektrode 2 ergibt sich nach einer thermischen Diffusion. Da¬ nach wird der Kanalbereich durch eine weitere Implantation für elektrische Leitfähigkeit des zur Bottom-Gate-Elektrode entgegengesetzten Vorzeichens der Leitfähigkeit hergestellt.
Die Figur 4 zeigt dieses Ausführungsbeispiel im Querschnitt, dessen Position in der Figur 1 markiert ist. Die eigentliche Bottom-Gate-Elektrode 2 befindet sich im Substrat 1 unterhalb der Top-Gate-Elektrode 4. In der Figur 4 sind die Anschluss¬ bereiche der Source-/Drain-Bereiche 5, der n+-Anschlussbe- reich 6 und der p+-Anschlussbereich 7 erkennbar. Zwischen diesen Anschlussbereichen befinden sich jeweils Anteile des Isolationsbereiches 8. In einer Aufsicht stellen die pn- Übergänge unter dem Isolationsbereich 8 verdeckte Konturen dar, die deshalb in den Figuren 1 bis 3 gestrichelt einge¬ zeichnet sind.
Die Figur 3 zeigt ein weiteres Ausführungsbeispiel, bei dem die Top-Gate-Elektrode 4 jeweils mit Gate-Anschlussbereichen 9, die hoch n-leitend dotiert sind, versehen sind, in einer Aufsicht im Ausschnitt. In der Figur 3 ist eine ähnliche An¬ ordnung der Anschlussbereiche wiedergegeben, wie sie bereits im Zusammenhang mit der Figur 1 beschrieben wurde. Bei dem Ausführungsbeispiel der Figur 3 befinden sich hoch n-leitend dotierte Gate-Anschlussbereiche 9 an der Top-Gate-Elektrode 4. Auch bei diesem Ausführungsbeispiel weisen die Bottom- Gate-Elektrode 2 und die Top-Gate-Elektrode 4 gemeinsame e- lektrische Anschlüsse auf, die hier durch Unterbrechungen der Kanalwanne 3 unter den Gate-Anschlussbereichen 9 gebildet sind.
Der in der Figur 3 markierte Querschnitt zwischen den Gate- Anschlussbereichen 9 entspricht dem Querschnitt der Figur 4, stimmt also mit dem betreffenden Querschnitt des ersten Aus¬ führungsbeispiels überein. Die Querschnitte durch die Gate- Anschlussbereiche 9 sind in den Figuren 5 und 6 dargestellt, in denen für die entsprechenden Komponenten dieselben Bezugs- zeichen wie in den vorhergehenden Figuren verwendet sind, so- dass eine nochmalige Beschreibung dieser Komponenten nicht erforderlich ist. Der Querschnitt gemäß der Figur 5 ist pa¬ rallel zu dem Querschnitt gemäß der Figur 4; der Querschnitt gemäß der Figur 6 verläuft senkrecht dazu durch die Folge von Gate-Anschlussbereichen. In den Figuren 5 und 6 ist erkenn¬ bar, dass die Kanalwanne 3 unter den Gate-Anschlussbereichen 9 unterbrochen ist, sodass dort die Top-Gate-Elektrode 4 und die Bottom-Gate-Elektrode 2 elektrisch leitend miteinander verbunden sind. In der Figur 6 ist speziell die Abfolge der Gate-Anschlussbereiche 9 erkennbar, die jeweils durch den I- solationsbereich 8 unterbrochen ist. Die eigentliche Transis¬ torstruktur aus Top-Gate-Elektrode, Kanal und Bottom-Gate- Elektrode befindet sich jeweils zwischen den Gate- Anschlussbereichen 9. Die Figur 7 zeigt eine mögliche Anordnung der Bereiche von Source, Gate und Drain für einen größeren JFET, bei dem meh¬ rere Transistorstrukturen in einer periodischen Abfolge vor¬ handen sind. Es sind hier eine Mehrzahl von streifenförmigen Bereichen als Source, Top-Gate und Drain vorhanden, die in einer periodischen Reihenfolge von abschnittsweise aufeinan¬ derfolgend Drain, Top-Gate, Source und Top-Gate angeordnet sind. Bei dieser Anordnung können die Top-Gate-Elektroden je¬ weils mit einer quer zu der Richtung der Abfolge von Source, Gate und Drain vorhandenen Abfolge von Gate-Anschlussberei- chen 9 versehen sein, die entsprechend dem Ausführungsbei¬ spiel gemäß den Figuren 3 bis 6 ebenfalls periodisch sein kann.
Eine gemeinsame Kontaktierung der Top-Gate-Elektrode mit der Bottom-Gate-Elektrode hat zwei Vorteile, nämlich: a) Das Potential der Top-Gate-Elektrode ist besser definiert; b) bei großen Strukturen (wie in Figur 7) sind keine zusätz¬ lichen Kontakte der Bottom-Gate-Elektrode notwendig.
Ein bevorzugtes Herstellungsverfahren des ersten Ausführungs- beispiels des JFETs sieht vor, dass ein hoch dotierter An¬ schlussbereich 6 der Bottom-Gate-Elektrode 2 hergestellt wird und die Top-Gate-Elektrode 4 so implantiert wird, dass der dotierte Bereich der Top-Gate-Elektrode 4 an diesen An¬ schlussbereich 6 angrenzt .
Ein bevorzugtes Herstellungsverfahren des zweiten Ausfüh¬ rungsbeispiels des JFETs sieht vor, dass nach der Ausbildung der Kanalwanne 3 in dem dotierten Bereich der Bottom-Gate- Elektrode 2 und der Herstellung eines oberseitigen Isolati¬ onsbereiches 8 aus elektrisch isolierendem Material, der mit Öffnungen versehen wird, eine Implantation von Dotierstoff für elektrische Leitfähigkeit der Top-Gate-Elektrode einge¬ bracht wird. Wegen der abschirmenden Wirkung des Isolations¬ bereiches 8 ergibt sich bei geeigneter Wahl der Implantati¬ onsdosis unterhalb des Isolationsbereiches 8 eine Dotier- stoffkonzentration, die für die Top-Gate-Elektrode 4 vorgese¬ hen ist und im Bereich der Öffnungen eine Umdotierung der Ka¬ nalwanne 3 , womit eine elektrische Verbindung in Halbleiter¬ material desselben Vorzeichens der Leitfähigkeit zwischen der Top-Gate-Elektrode 4 und der Bottom-Gate-Elektrode 2 herge¬ stellt wird. Die aus der Umdotierung resultierende Nettodo¬ tierung ergibt die elektrisch leitende Verbindung in vertika¬ ler Richtung, das heißt, senkrecht zur Oberseite des Substra¬ tes, mit der die Top-Gate-Elektrode und die Bottom-Gate- Elektrode unterhalb der Gate-Anschlussbereiche 9 in Halblei¬ termaterial miteinander verbunden sind, wie das in den Figu¬ ren 5 und 6 dargestellt ist.
Bezugszeichenliste
1 Substrat
2 Bottom-Gate-Elektrode
3 Kanalwanne
4 Top-Gate-Elektrode
5 Source - /Drain-Bereich G n+-Anschlussbereich
7 p+-Anschlussbereich
8 I solat ionsbereich
9 Gate-Anschlussbereich 10 Implantationsstrei f en

Claims

Patentansprüche
1. JFET mit einem Substrat (1) mit einem dotierten Bereich eines ersten Leitfähigkeitstyps, der durch eine Grunddotierung oder eine dotierte Wanne gebildet ist, einer Bottom-Gate-Elektrode (2) , die durch einen dotierten Bereich eines entgegengesetzten zweiten Leitfähigkeitstyps in dem dotierten Bereich des ersten Leitfähigkeitstyps ausgebil¬ det ist, einer Kanalwanne (3) des ersten Leitfähigkeitstyps oberhalb der Bottom-Gate-Elektrode (2) , einer Top-Gate-Elektrode (4) , die durch einen dotierten Be¬ reich des zweiten Leitfähigkeitstyps über der Kanalwanne (3) ausgebildet ist, dadurch gekennzeichnet, dass die Top-Gate-Elektrode (4) und die Bottom-Gate-Elektrode (2) in Halbleitermaterial elektrisch leitend miteinander verbun¬ den sind.
2. JFET nach Anspruch 1, bei dem die Top-Gate-Elektrode (4) ein Dotierstoffprofil aufweist, das durch eine Implantation durch einen oberseitig angeordne¬ ten Isolationsbereich (8) hindurch eingestellt ist.
3. JFET nach Anspruch 1 oder 2, bei dem ein hoch dotierter Anschlussbereich (6) an der Bottom-Gate- Elektrode (2) vorhanden ist, der an den dotierten Bereich der Top-Gate-Elektrode (4) angrenzt.
4. JFET nach Anspruch 1 oder 2, bei dem eine Mehrzahl von Gate-Anschlussbereichen (9) vorhanden ist und der dotierte Bereich der Top-Gate-Elektrode (4) und der do¬ tierte Bereich der Bottom-Gate-Elektrode (2) unterhalb der Gate-Anschlussbereiche (9) durch Halbleitermaterial desselben Vorzeic 1hens der Leitfähigkeit verbunden sind.
5. JFET nach einem der Ansprüche 1 bis 4, bei dem der erste Leitfähigkeitstyp p-Leitung und der zweite Leitfä¬ higkeitstyp n-Leitung ist.
S. JFET nach einem der Ansprüche 1 bis 4, bei dem der erste Leitfähigkeitstyp n-Leitung und der zweite Leitfä¬ higkeitstyp p-Leitung ist.
7. JFET nach einem der Ansprüche 1 bis 6, bei dem eine Mehrzahl von streifenförmigen Bereichen als Source, Top- Gate und Drain vorgesehen sind, die in einer periodischen Reihenfolge von abschnittsweise aufeinanderfolgend Drain, Top-Gate, Source und Top-Gate angeordnet sind.
8. Verfahren zur Herstellung eines JFETs mit einem Substrat (1) mit einem dotierten Bereich eines ersten Leitfähigkeitstyps, der durch eine Grunddotierung oder eine dotierte Wanne gebildet ist, einer Bottom-Gate-Elektrode (2) , die durch einen dotierten Bereich eines entgegengesetzten zweiten Leitfähigkeitstyps in dem dotierten Bereich des ersten Leitfähigkeitstyps ausgebil¬ det ist, einer Kanalwanne (3) des ersten Leitfähigkeitstyps oberhalb der Bottom-Gate-Elektrode (2) , einer Top-Gate-Elektrode (4) , die durch einen dotierten Be¬ reich des zweiten Leitfähigkeitstyps über der Kanalwanne (3) ausgebildet ist, dadurch gekennzeichnet, dass im Bereich einer vorgesehenen Top-Gate-Elektrode ein obersei¬ tiger Isolationsbereich (8) aus einem elektrisch isolierenden Material hergestellt wird und die Top-Gate-Elektrode (4) mittels einer Implantation von Do¬ tierstoff durch dieses elektrisch isolierende Material hin¬ durch hergestellt wird.
9. Verfahren nach Anspruch 8, bei dem zur Ausbildung der Bottom-Gate-Elektrode eine Implantation von Dotierstoff in streifenförmigen Bereichen (10) vorgegebe¬ ner Breite und vorgegebenen Abstands erfolgt und in einer nachfolgenden thermischen Diffusion ein vorgesehenes Dotier¬ stoffprofil und eine vorgegebene Dotierstoffkonzentration eingestellt werden.
10. Verfahren nach Anspruch 9, bei dem durch die Wahl der streifenförmigen Bereiche und die Implan¬ tationsdosis die Schwellenspannung wie vorgesehen eingestellt wird.
11. Verfahren nach einem der Ansprüche 8 bis 10, bei dem ein hoch dotierter Anschlussbereich (6) der Bottom-Gate- Elektrode hergestellt wird und die Top-Gate-Elektrode (4) so implantiert wird, dass der do¬ tierte Bereich der Top-Gate-Elektrode (4) an diesen An¬ schlussbereich (6) angrenzt.
12. Verfahren nach einem der Ansprüche 8 bis 10, bei dem nach der Ausbildung der Kanalwanne (3) in dem dotierten Be¬ reich der Bottom-Gate-Elektrode (2) und der Herstellung eines oberseitigen Isolationsbereiches (8) , der mit Öffnungen ver¬ sehen wird, eine Implantation von Dotierstoff für elektrische Leitfähigkeit der Top-Gate-Elektrode eingebracht wird, sodass unterhalb des Isolationsbereiches (8) eine Dotierstoffkon- zentration eingestellt wird, die für die Top-Gate-Elektrode (4) vorgesehen ist und im Bereich der Öffnungen eine Umdotie- rung der Kanalwanne (3) erfolgt, womit eine elektrische Ver¬ bindung in Halbleitermaterial desselben Vorzeichens der Leit¬ fähigkeit zwischen der Top-Gate-Elektrode (4) und der Bottom- Gate-Elektrode (2) hergestellt wird.
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