DE102013106152B4 - Drainerweiterte MOS-Vorrichtung für Bulk-FinFET-Technologie und Herstellungsverfahren - Google Patents

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Abstract

Halbleitervorrichtung, die auf einem Halbleitersubstrat (104, 206) angeordnet ist, aufweisend:• ein flaches Grabenisolationsgebiet, im Folgenden „STI-Gebiet“ genannt, (110, 208) mit einem isolierenden Material, das über dem Halbleitersubstrat (104, 206) angeordnet ist;• eine Halbleiter-Finne (102, 202), die in dem STI-Gebiet (110, 208) eingebettet ist, sodass sich die Halbleiter-Finne (102, 202) zwischen einem Sourcegebiet (106, 212) und einem Draingebiet (108, 214) erstreckt und einen ersten Bereich (202a) und einen zweiten Bereich (202b) aufweist, die durch eine Oberfläche (210) des STI-Gebiets (208) definiert sind und wobei der zweite Bereich (202b) mit dem isolierenden Material des STI-Gebiets (110, 208) in einem durchgängigen, körperlichen Kontakt ist und seitlich von dem isolierenden Material des STI-Gebiets (110, 208) umgeben ist;• eine Gateelektrode (112, 216), die die Halbleiter-Finne (102, 202) überquert, um ein Kanalgebiet (114, 218) in der Halbleiter-Finne (102, 202) unter der Gateelektrode (112, 216) zu definieren;• ein erstes Durchgriffssperrgebiet (118, 226), das unter dem Sourcegebiet (106, 212) angeordnet ist und sich unter dem Kanalgebiet (114, 218) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) erstreckt; und• ein Drainerweiterungsgebiet (120, 228), das zwischen der Gateelektrode (112, 216) und dem Draingebiet (108, 214) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) angeordnet ist.

Description

  • Ein herkömmlicher planarer Komplementär-Metalloxid-Halbleiter-(CMOS)-Transistor hat vier Teile: eine Source, einen Drain, einen zwischen der Source und dem Drain angeordneten Kanal und, um den Kanal zu kontrollieren, ein über dem Kanal angeordnetes Gate, wie beispielsweise in den Druckschriften US 2012 / 0 049 279 A1 , DE 10 2011 050 958 B4 , US 2008 / 0 185 691 A1 order US 2011 / 0 309 333 A1 gezeigt ist. In planaren CMOS-Transistoren werden die Source, der Drain und der Kanal gebildet, indem Ionen in ein planares Halbleitersubstrat implantiert werden, und das Gate wird dann so über einer Oberfläche des Halbleitersubstrats gebildet, dass es über dem Kanal liegt. Ingenieure versuchen fortlaufend, die Größe solcher Transistoren in aufeinanderfolgenden Generationen von Technologien zu verkleinern, so dass mehr Transistoren auf einer gegebenen Einheitsfläche „verstaut“ werden können, um dadurch Konsumenten Vorrichtungen mit verbesserter Funktionalität bereitzustellen.
  • Eine der neueren Errungenschaften in diesem andauernden Bemühen, die Größe von CMOS-Transistoren zu verkleinern, ist das Aufkommen von „Finnen“-Feldeffekttransistoren (FinFETs). Im Gegensatz zu planaren CMOS-Transistoren, wo die Source, der Drain und der Kanal in einem planaren Substrat gebildet werden, werden das Source-, Drain- und Kanalgebiet in FinFETs in einer dünnen Schicht Halbleitermaterial (d.h. einer „Finne“), die sich von dem Halbleitersubstrat nach oben erstreckt, gebildet. Ein Gate wird dann über dem Kanalbereich in der Finne gebildet. Im Betrieb wird das Gate angeschaltet, um den Kanal in einen sehr leitfähigen Zustand zu versetzen, der es Elektronen oder Löchern erlaubt, sich leicht von Source zu Drain zu bewegen. Umgekehrt soll dieser leitende Pfad im Kanalgebiet verschwinden, wenn das Gate abgeschaltet wird. Obwohl diese Grundfunktionalität wohl bekannt ist, war es leider bis jetzt schwierig, FinFETs, die hohe Spannungen für Hochspannung- und Eingabe/Ausgabeschaltkreisschaltungen zuverlässig widerstehen können, effizient herzustellen. Daher stellt die vorliegende Offenbarung verbesserte Methoden für Hochspannungs-FinFETs bereit.
  • In verschiedenen Ausführungsbeispielen wird eine Halbleitervorrichtung bereitgetellt, die auf einem Halbleitersubstrat angeordnet ist, aufweisend: ein flaches Grabenisolationsgebiet (STI-Gebiet) mit einem isolierenden Material, das über dem Halbleitersubstrat angeordnet ist; eine Halbleiter-Finne, die in dem STI-Gebiet eingebettet ist, sodass sich die Halbleiter-Finne zwischen einem Sourcegebiet und einem Draingebiet erstreckt und einen ersten Bereich und einen zweiten Bereich aufweist, die durch eine Oberfläche des STI-Gebiets definiert sind und wobei der zweite Bereich mit dem isolierenden Material des STI-Gebiets in einem durchgängigen, körperlichen Kontakt ist und seitlich von dem isolierenden Material des STI-Gebiets umgeben ist; eine Gateelektrode, die die Halbleiter-Finne überquert, um ein Kanalgebiet in der Halbleiter-Finne unter der Gateelektrode zu definieren; ein erstes Durchgriffssperrgebiet, das unter dem Sourcegebiet angeordnet ist und sich unter dem Kanalgebiet im zweiten Bereich der Halbleiter-Finne erstreckt; und ein Drainerweiterungsgebiet, das zwischen der Gateelektrode und dem Draingebiet im zweiten Bereich der Halbleiter-Finne angeordnet ist.
  • In einer Ausgestaltung können sich das erste Durchgriffssperrgebiet und das Drainerweiterungsgebiet in einem Übergangsgebiet unter der Gateelektrode treffen.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen: ein intrinsisches oder niedrig dotiertes Halbleitergebiet, das im ersten Bereich der Halbleiter-Finne zwischen dem Sourcegebiet und Draingebiet angeordnet ist.
  • In noch einer Ausgestaltung kann das intrinsische oder niedrig dotierte Halbleitergebiet ein erstes Ende und ein zweites Ende aufweisen, wobei das erste Ende unter der Gateelektrode endet und das zweite Ende sich an das Draingebiet anschließt.
  • In noch einer Ausgestaltung kann das intrinsische oder niedrig dotierte Halbleitergebiet ein erstes Ende und ein zweites Ende aufweisen, wobei das erste Ende unter der Gateelektrode endet und das zweite Ende so über dem Drainerweiterungsgebiet endet, dass es vom Draingebiet beanstandet ist.
  • In noch einer Ausgestaltung kann eine Distanz zwischen dem zweiten Ende und der Gateelektrode größer als eine Länge des Kanalgebiets unter der Gateelektrode sein.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen: ein Gateoxid, das die Gateelektrode und das intrinsische oder niedrig dotierte Halbleitergebiet trennt.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen: ein Dummygate, das über sowohl dem Drainerweiterungsgebiet als auch dem intrinsischen oder niedrig dotierten Halbleitergebiet, beispielsweise Siliziumgebiet, gebildet ist, wobei das Dummygate zwischen der Gateelektrode und dem Draingebiet angeordnet ist; wobei die Halbleitervorrichtung vorzugsweise ferner aufweist ein Isolationsgebiet zwischen dem Dummygate und der Gateelektrode, wobei das Isolationsgebiet angeordnet ist, um das intrinsische oder niedrig dotierte Halbleitergebiet in einen ersten Teil unter der Gateelektrode und in einen zweiten Teil unter dem Dummygate zu unterteilen.
  • In noch einer Ausgestaltung kann eine zweite Durchgriffssperrimplantierung dazu verwendet werden, das Drainerweiterungsgebiet der Vorrichtung gleichzeitig mit einem zweiten Durchgriffssperrgebiet in einem Niederspannungstransistor auf dem Halbleitersubstrat zu bilden.
  • In noch einer Ausgestaltung können das Sourcegebiet, das Draingebiet und das Drainerweiterungsgebiet von einem ersten Leitfähigkeitstyp sein; und das erste Durchgriffssperrgebiet kann von einem zweiten Leitfähigkeitstyp sein, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
  • In noch einer Ausgestaltung können das Sourcegebiet, das Draingebiet und das Drainerweiterungsgebiet vom n-Typ sein; und das erste Durchgriffssperrgebiet kann vom p-Typ sein.
  • In noch einer Ausgestaltung können das Sourcegebiet, das Draingebiet und das Drainerweiterungsgebiet vom p-Typ sein; und das erste Durchgriffssperrgebiet kann vom n-Typ sein.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen: ein n-Typ-Isolationsgebiet, das das Drainerweiterungsgebiet vom Halbleitersubstrat trennt.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen: eine die Halbleiter-Finne überquerende seitliche Finne, die an einen Körperkontakt gekoppelt ist.
  • In noch einer Ausgestaltung kann die Vorrichtung ferner aufweisen ein zweites Durchgriffssperrgebiet unter mindestens einem Bereich der seitlichen Finne.
  • In noch einer Ausgestaltung kann das zweite Durchgriffssperrgebiet vom gleichen Leitfähigkeitstyp sein wie das erste Durchgriffssperrgebiet.
  • In noch einer Ausgestaltung kann der erste Bereich ein oberes Gebiet der Halbleiter-Finne sein und der zweite Bereich kann ein unteres Gebiet der Halbleiter-Finne sein.
    In verschiedenen Ausführungsbeispielen kann die Halbleitervorrichtung als ein Schaltkreis, der auf dem Halbleitersubstrat angeordnet ist, eingerichtet sein.
  • In verschiedenen Ausführungsbeispielen wird ein Verfahren zur Herstellung einer Schaltkreisstruktur bereitgestellt, aufweisend: Bilden eines flachen Grabenisolationsgebiets (STI-Gebiet) mit einem isolierenden Material über einem Halbleitersubstrat; Bilden einer Halbleiter-Finne mit einem ersten Bereich und einem zweiten Bereich, wobei die ersten und zweiten Bereiche durch eine Oberfläche es STI-Gebiets definiert sind und wobei der zweite Bereich mit dem isolierenden Material des STI-Gebiets in einem durchgängigen, körperlichen Kontakt ist; Bilden eines Drainerweiterungsgebiets im zweiten Bereich der Halbleiter-Finne durch Verwendung einer ersten Implantierung, die von einem ersten Leitfähigkeitstyp ist; Bilden eines Gatedielektrikums über der Halbleiter-Finne; Bilden einer Gateelektrode, die das Gatedielektrikum und die Halbleiter-Finne überquert, um ein Kanalgebiet im zweiten Bereich der Halbleiter-Finne zu definieren; und Bilden eines Sourcegebiets und eines Draingebiets, die beide vom ersten Leitfähigkeitstyp sind, im ersten Bereich der Halbleiter-Finne.
  • In einer Ausgestaltung kann das Bilden des Drainerweiterungsgebiets das zeitgleiche Bilden eines Durchgriffssperrgebiets für einen Niederspannungstransistor auf der Schaltkreisstruktur aufweisen.
  • In noch einer Ausgestaltung kann das Verfahren ferner aufweisen: Bilden eines Durchgriffssperrgebiets im zweiten Bereich der Halbleiter-Finne mit einer zweiten Implantierung, die von einem zweiten Leitfähigkeitstyp ist.
  • In noch einer Ausgestaltung kann das Bilden des Durchgriffssperrgebiets Folgendes aufweisen: Bereitstellen einer ersten Maske über einer oberen Oberfläche der Halbleiter-Finne; Bereitstellen einer zweiten Maske mit einer mit dem Durchgriffssperrgebiet übereinstimmenden Öffnung, über der ersten Maske; und Leiten von Ionen der zweiten Implantierung in Richtung der Schaltkreisstruktur, wenn die erste Maske und die zweite Maske an Anwendungsstelle sind, um das Durchgriffssperrgebiet zu bilden.
  • In noch einer Ausgestaltung können die Ionen der zweiten Implantierung vom STI-Gebiet durch die Seitenwände der Halbleiter-Finne abgelenkt werden, um das Durchgriffssperrgebiet zu bilden.
  • In noch einer Ausgestaltung kann das Bilden des Drainerweiterungsgebiets Folgendes aufweisen: Entfernen der zweiten Maske; Bereitstellen einer dritten Maske über der ersten Maske, nachdem die zweite Maske entfernt worden ist, wobei die dritte Maske eine Öffnung aufweist, die dem Drainerweiterungsgebiet entspricht; und Leiten von Ionen der ersten Implantierung in Richtung der Schaltkreisstruktur, wenn die erste Maske und die dritte Maske an den Anwendungsstellen sind, um das Drainerweiterungsgebiet zu bilden.
  • In noch einer Ausgestaltung kann die dritte Maske eine Öffnung aufweisen, die dem Durchgriffssperrimplantierungsgebiet für einen Niederspannungstransistor auf der Schaltkreisstruktur entspricht.
  • In noch einer Ausgestaltung kann das Bilden des Drainerweiterungsgebiets das Ablenken der Ionen der ersten Implantierung vom STI-Gebiet durch Seitenwände der Halbleiter-Finne aufweisen.
  • In noch einer Ausgestaltung kann das Bilden des Drainerweiterungsgebiets das Ablenken von Ionen der ersten Implantierung vom STI-Gebiet durch Seitenwände der Halbleiter-Finne aufweisen.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert.
    • 1 zeigt eine perspektivische Ansicht eines FinFET gemäß einem Aspekt der vorliegenden Offenbarung.
    • 2A zeigt eine Draufsicht des FinFET von 1.
    • 2B zeigt eine Querschnittsansicht des FinFET von 2A in der Längsrichtung.
    • 2C zeigt eine Querschnittsansicht des FinFET von 2A entlang einem ersten quer verlaufenden Schnitt.
    • 2D zeigt eine Querschnittsansicht des FinFET von 2A entlang einem zweiten quer verlaufenden Schnitt.
    • 3A bis 3B zeigen Draufsicht und Seitenansicht eines FinFET, wobei nur ein erstes Durchgriffssperrgebiet verwendet wird.
    • 4 zeigt eine Querschnittsansicht eines FinFET mit einem Isolationsgebiet unter einem Durchgriffssperrgebiet zwischen dem Kanalgebiet und Drain.
    • 5 zeigt eine Querschnittsansicht eines FinFET mit einem Spalt zwischen einem intrinsischem Siliziumgebiet der Finne und einem Draingebiet.
    • 6 zeigt eine Querschnittsansicht eines FinFET, der ein Dummygate verwendet.
    • 7A und 7B zeigen jeweils eine Draufsicht und eine Querschnittsansicht eines FinFET mit einer eine Längsfinne durchquerenden seitlichen Finne des FinFET, um einen Körperkontakt herzustellen.
    • 8 bis 17 zeigen eine Folge von Querschnittsansichten, die insgesamt ein Herstellungsverfahren gemäß einem Aspekt der vorliegenden Offenbarung darstellen.
  • Die vorliegende Offenbarung wird nun mit Bezug auf die beiliegenden Zeichnungsfiguren beschrieben, wobei die gleichen Bezugszeichen durchweg dieselben Elemente beschreiben und die dargestellten Strukturen und Vorrichtungen nicht unbedingt maßstabsgetreu gezeichnet sind. Des Weiteren wird man verstehen, dass, soweit manche dargestellten Aspekte mit Bezug auf einem Finnen-Feldeffekttransistor (FinFET) beschrieben werden, der Begriff FinFET Folgendes umfasst, aber nicht darauf beschränkt ist: Trigate-Transistoren, Omega-Transistoren, Multigate-Transistoren (MUGFETs) usw., die alle als innerhalb des Schutzbereiches der vorliegenden Offenbarung liegend betrachtet werden.
  • Während herkömmliche Verfahren Schwierigkeiten mit der effizienten Herstellung von FinFETs, die hohen Spannungen zuverlässig widerstehen können, haben, bezieht sich die vorliegende Offenbarung auf verbesserte Verfahren für drainerweiterte Hochspannungs-FinFETs. Insbesondere bilden manche Aspekte der vorliegenden Offenbarung ein Drainerweiterungsgebiet in einem unteren Bereich einer Halbleiter-Finne zwischen einer Gateelektrode und einem Draingebiet eines Hochspannungs-FinFET. Um die Herstellung dieses Hochspannungs-FinFET (z.B. drainerweiterten FinFET) effizienter zu gestalten und um sicherzustellen, dass dieser Hochspannungs-FinFET gut mit Niederspannungs-FinFETs integriert wird, kann das Drainerweiterungsgebiet gebildet werden, indem eine Durchgriffssperrimplantierung, die gleichzeitig für die Bildung von Niederspannungs-FinFETs verwendet wird, verwendet wird. Diese Durchgriffssperrimplantierung bildet also ein Durchgriffssperrgebiet für die Niederspannungs-FinFETs. Daher wird eine bestehende Implantierung (d.h. eine Durchgriffssperrimplantierung) durch die vorliegende Offenbarung für einen neuen Aufbau, der die Herstellungseffizienz verbessert, wiederverwendet.
  • 1 zeigt einen FinFET 100 gemäß manchen Aspekten. Der FinFET 100 weist eine Halbleiter-Finne 102 auf, die sich von dem Halbleitersubstrat 104 aus nach oben erstreckt. Die Finne 102 erstreckt sich seitlich zwischen einem Sourcegebiet 106 und einem Draingebiet 108. Ein flaches Grabenisolationsgebiet (STI-Gebiet) 110 umgibt die Halbleiter-Finne 102 zur Seite. Eine leitende Gateelektrode 112 überquert die Halbleiter-Finne 102, so dass unterhalb der leitenden Gateelektrode 112 ein Kanalgebiet 114 in der Halbleiter-Finne definiert wird. Ein Gatedielektrikum 116 trennt die leitende Gateelektrode 112 vom Kanalgebiet 114. Ein Durchgriffssperrgebiet 118 ist zwischen dem Sourcegebiet 106 und dem Kanalgebiet 114 in der Halbleiter-Finne 102 angeordnet. Ein Drainerweiterungsgebiet 120 ist zwischen dem Kanalgebiet 114 und dem Draingebiet 108 in der Halbleiter-Finne 102 angeordnet. Wie man später im Detail anerkennen wird, hilft das Durchgriffssperrgebiet 118, den Durchgriff und dementsprechend den Leckstrom zu begrenzen, während das Drainerweiterungsgebiet 120 dabei hilft, hohe Spannungen über das Volumen abzuführen, und dementsprechend den FinFET vor Hochspannungspulsen schützt. Auf diese Weise stellen die offenbarten FinFET-Verfahren eine gute Balance zwischen begrenztem Energieverbrauch (zum Beispiel aufgrund des Durchgriffssperrgebiets 118) und zuverlässigem Hochspannungsbetrieb (zum Beispiel aufgrund des Drainerweiterungsgebiets) bereit.
  • Während des Betriebs wird eine Vorspannung (eine sogenannte VGS-Vorspannung) zwischen der leitenden Gateelektrode 112 und der Source 106 angelegt. Wenn die VGS größer als eine Einsatzspannung (VT) des FinFETs 100 ist, wird das Kanalgebiet 114 in einen hochleitenden Zustand versetzt, der es Elektronen oder Löcher ermöglicht, sich leicht, bei Anwesenheit einer Spannung zwischen Source und Drain (VDS), von der Source 106 zu der Drain 108 zu bewegen. Umgekehrt, wenn die VGS kleiner als die VT ist, ist das Kanalgebiet 114 in einem hochohmigen Zustand, so dass wenige oder gar keine Träger zwischen Source 106 und Drain 108 fließen. Es ist festzustellen, dass, wenn es das Durchgriffssperrgebiet 118 nicht geben würde, überschüssige Träger von der Source 106 zu der Drain 108 „lecken“ könnten, selbst wenn das Kanalgebiet 114 im hochohmigen Zustand ist - insbesondere tiefer in der Finne 102, unterhalb des Kanalgebiets, 114, wo die Gateelektrode 112 die angelegte Spannung weniger gut kontrollieren kann. Da das Durchgriffssperrgebiet 118 von einem der Source 106 entgegengesetzten Leitfähigkeitstyp ist, wirkt das Durchgriffssperrgebiet 118 als Energiesperre für Träger von der Source 106 und verhindert, dass Strom tiefer in die Finne 102 oder das Substrat 104 leckt, und hilft dadurch, den Durchgriff zu begrenzen.
  • Weil das Drainerweiterungsgebiet 120 vom gleichen Leitfähigkeitstyp wie der Drain 108 ist und elektrisch an den Drain 108 gekoppelt ist, stellt das Drainerweiterungsgebiet 120 weiterhin eine niedere Energiebarriere für Ladungsträger im Kanal 114 dar und wirkt als Drainerweiterungsgebiet, welches als Widerstand wirkt, um hohe Spannungen zwischen Source 106 und Drain 108 abzuführen, so dass der FinFET 100 sicher höheren Spannungen widerstehen kann.
  • In einem Beispiel weist der integrierte Schaltkreis, auf dem der FinFET gebildet ist, einen oder mehrere Hochspannungs-FinFETs gemäß 1 auf, sowie einen oder mehrere Niederspannungs-FinFETs. Diese Niederspannungs-FinFETs weisen ein Durchgriffssperrgebiet in einem unteren Finnengebiet zwischen Source und Drain auf (zum Beispiel ähnlich dem Durchgriffssperrgebiet in 1), aber weisen kein Drainerweiterungsgebiet auf. Um einen Maskierungsschritt und einen Implantierungsschritt einzusparen, werden die Drainerweiterungsgebiete der Hochspannungs-FinFETs von einem ersten Leitfähigkeitstyp zeitgleich mit den Durchgriffssperrgebieten der Niederspannungs-FinFETs von einem zweiten Leitfähigkeitstyp implantiert. Zum Beispiel kann ein n-Typ-Drainerweiterungsgebiet für einen n-Typ-Drainerweiterungs-FinFET zeitgleich mit einem n-Typ-Durchgriffssperrgebiet für einen p-Typ-Niederspannungs-FinFET implantiert werden, während eine einzelne Maske an der Anwendungsstelle bleibt. Dadurch kann dieser Aufbau vorteilhafte drainerweiterte FinFETs bereitstellen, wobei dies gleichzeitig in einer effizienten Weise erfolgt.
  • 2A und 2B bis 2D, auf die jetzt gemeinsam Bezug genommen wird, zeigen jeweils eine Draufsicht und Querschnittsansichten des FinFET 200. Der FinFET 200 weist eine Halbleiter-Finne 202 auf, die sich von einer oberen Oberfläche 204 des Halbleitersubstrats 206 nach oben erstreckt. Das aus einem dielektrischen Material (zum Beispiel Siliziumdioxid) bestehende oder dieses aufweisende flache Grabenisolationsgebiet (STI-Gebiet) 208 hat eine obere Oberfläche 210, die die Halbleiter-Finne 202 in einen unteren Bereich 202a und einen oberen Bereich 202b unterteilt. Das STI-Gebiet 208 umgibt den unteren Finnen Bereich 202a zur Seite, während der obere Finnenbereich 202b über der oberen Oberfläche 210 des STI-Gebiets 208 bleibt.
  • Ein Sourcegebiet 212 und ein Draingebiet 214 sind innerhalb oder neben dem oberen Finnenbereich 202b angeordnet. Das Sourcegebiet 212 und Draingebiet 214 sind von einem ersten Leitfähigkeitstyp (zum Beispiel n-Typ) mit einer ersten Dotierungskonzentration (zum Beispiel im Bereich von etwa 1e21 cm-3 bis etwa 1e22 cm-3) . Obwohl die Längen der Source und Drain LS, LD als gleich lang eingezeichnet worden sind, können diese auch unterschiedlich lang sein. Das gleiche gilt auch für die Sourcebreite und die Drainbreite WS, WD.
  • Eine leitende Gateelektrode 216 überquert die Finne 202 zwischen dem Sourcegebiet 212 und Draingebiet 214. Die leitende Gateelektrode 216 besteht typischerweise aus Metall oder weise Metall auf, kann aber auch aus Polysilizium bestehen oder Polysilizium aufweisen. Ein Kanalgebiet 218 ist unterhalb der leitenden Gateelektrode 216 in der Halbleiter-Finne 202 definiert. Ein Gatedielektrikum 220 trennt die leitende Gateelektrode 216 vom Kanalgebiet 218.
  • Ein Sourceerweiterungsgebiet 222, das in manchen Ausführungen eine geringere Breite WSE als die Breite der Source 212 haben kann, hat ein elektrisch an die Source 212 gekoppeltes Ende 222a und noch ein Ende 222b, das mit einem vorderen Rand 216a des Gate fluchten kann. Das Sourceerweiterungsgebiet 222 ist vom ersten Leitfähigkeitstyp (zum Beispiel n-Typ) mit einer ersten Dotierungskonzentration (zum Beispiel im Bereich von etwa 1e21 cm-3 bis etwa 1e22 cm-3).
  • Ein intrinsisches, nicht dotiertes oder niedrig dotiertes Halbleitergebiet 224 kann sich ununterbrochen vom vorderen Rand 216a des Gate bis zum Drain 214 erstrecken. Dieses intrinsische oder niedrig dotierte Halbleitergebiet kann aus Silizium oder einem anderen Halbleitermaterial außer Silizium, wie zum Beispiel Galliumarsenid, bestehen oder ein solches Material aufweisen. In einem Beispiel kann dieses Gebiet 224 aus Silizium vom ersten Leitfähigkeitstyp und mit einer Dotierungskonzentration in einem Bereich von etwa 1e10 cm-3 bis etwa 1e18 cm-3 bestehen oder ein solches aufweisen. Es ist festzustellen, dass obwohl die dargestellten Beispiele einen Rand des intrinsischen oder niedrig dotierten Halbleiterbereichs 224 als unter einem Rand der Gateelektrode endend zeigen, sich das intrinsische oder niedrig dotierte Halbleitergebiet 224 auch ununterbrochen zwischen dem Sourcegebite und dem Draingebiet erstrecken kann.
  • Ein Durchgriffssperrgebiet 226 ist unter der oberen Oberfläche des STI-Gebiets 210 im unteren Bereich 202a der Halbleiter-Finne zwischen dem Kanalgebiet 218 und dem Sourcegebiet 212 angeordnet. Das Durchgriffssperrgebiet 226 ist vom ersten Leitfähigkeitstyp (zum Beispiel n-Typ) und kann eine Dotierungskonzentration in einem Bereich von etwa 1e16 cm-3 bis etwa 1e19 cm-3 aufweisen.
  • Ein Drainerweiterungsgebiet 228 erstreckt sich zwischen dem Draingebiet 214 und dem Kanalgebiet 218. Das Drainerweiterungsgebiet 228 ist von einem zweiten Leitfähigkeitstyp (zum Beispiel p-Typ), der dem ersten Leitfähigkeitstyp entgegengesetzt ist, und kann eine Dotierungskonzentration in einem Bereich von etwa1e16 cm-3 bis etwa 1e19 cm-3 aufweisen.
  • Das Durchgriffssperrgebiet 226 und Drainerweiterungsgebiet 228 treffen oft aufeinander, um einen p-n-Übergang 230 unter der Gateelektrode 216 zu bilden. Zum Beispiel ist in 2 dieser p-n-Übergang 230 in etwa auf halbem Weg unter dem Gate 216 angeordnet, er könnte aber auch näher zu einem Gaterand als zum anderen Gaterand oder auch außerhalb der Gateränder sein. Weiterhin werden in anderen, nicht dargestellten Ausführungen das Durchgriffssperrgebiet 226 und Drainerweiterungsgebiet 228 durch ein Gebiet von intrinsischem Halbleitermaterial unter der Gateelektrode 216 getrennt, anstatt dass sie sich wie dargestellt an einem p-n-Übergang treffen. Ob es einen p-n-Übergang gibt (oder ob intrinsisches Silicium unter der Gate das Durchgriffssperrgebiet vom Drainerweiterungsgebiet trennt), ist vom gewünschten VT für den FinFET 200 abhängig.
  • Obwohl 2A bis 2D ein Beispiel, das ein Durchgriffssperrgebiet und ein Drainerweiterungsgebiet aufweist, zeigen, können andere Ausführungen eines dieser Gebiete weglassen. 3A bis 3B zeigen somit jeweils eine Draufsicht und eine Querschnittsansicht, die einen FinFET nur mit einem Durchgriffssperrgebiet 302, das von einem dem des Source/Draingebiets entgegengesetzten Leitfähigkeitstyp ist, darstellen. In diesem Beispiel hat das Durchgriffssperrgebiet ein Ende unter der Source und ein anderes Ende zwischen dem Gate und dem Drain. Das übrige Material im unteren Bereich der Finne (Gebiet 304) ist typischerweise undotiertes Silizium. Obwohl es nicht dargestellt ist, könnte das Durchgriffssperrgebiet weggelassen werden, so dass die Vorrichtung nur ein Drainerweiterungsgebiet aufweist.
  • 4 zeigt ein Beispiel, bei dem ein Isolationsgebiet 402 unter dem Drainerweiterungsgebiet 228` angeordnet ist. Um das Drainerweiterungsgebiet 228` vom Substrat 404 zu isolieren, ist das Isolationsgebiet 402 oft von einem zweiten Dotierungstyp, der dem des Source/Draingebiets entgegengesetzt ist. Strom kann vom Sourcegebiet zum Draingebiet durch das Drainerweiterungsgebiet fließen, wie es durch den Pfeil 406 angezeigt wird.
  • 5 zeigt noch ein Beispiel, wobei sich die intrinsische oder niedrig dotierte Finne 502 nicht vollständig zwischen dem Kanalbereich und Drainbereich erstreckt. Die intrinsische oder niedrig dotierte Finne hat also ein Ende 502a, das am Sourceerweiterungsgebiet anliegt, und ein weiteres Ende 502b, das auf einem Teil des Weges zwischen dem Gate und dem Drain aufhört. In dieser Ausführung kann Strom von der Source durch den Kanal (abhängig von der angewandten Vorspannung) und dann in das Drainerweiterungsgebiet fließen, bevor es in den Drain eintritt - wie durch den Pfeil 504 gezeigt.
  • 6 zeigt noch ein Beispiel mit einem Dummygate oder Feldplatte 602. Ein Isolationsgebiet (p+) ist zwischen dem Dummygate 602 und der Gateelektrode angeordnet. Das Isolationsgebiet ist angeordnet, um die intrinsische Finne in einen ersten Teil unter der Gateelektrode und einen zweiten Teil unter der Dummygate aufzuteilen. Die Dummygate 602 und der Isolationsbereich helfen dabei, die Herstellung in vieler Hinsicht einfacher zu machen, und das Dummygate ist oft ohne Vorspannung. Strom fließt wieder in das Drainerweiterungsgebiet, bevor es in den Drain eintritt - wie durch den Pfeil 604 gezeigt.
  • 7A bis 7B zeigen ein Beispiel eines Körperkontakts für einen FinFET. In diesen Figuren erstrecken sich eine oder mehrere Querfinnen 702/704 zwischen einem Körperkontaktbereich 706 und der intrinsischen Finne 708. Die Querfinnen sind oft aus intrinsischem Silizium, können aber auch niedrig dotiert sein. 7B zeigt, dass sich, ähnlich der Längsfinne, Durchgriffssperrgebiete 710 in einem unteren Bereich der Querfinnen befinden können.
  • 8 bis 17 zeigen eine Folge von Querschnittsansichten, die ein Herstellungsverfahren für einen n-Typ-FinFET darstellen. Ein p-Typ-FinFET könnte auch auf ähnliche Weise hergestellt werden, indem die Dotierungstypen der verschiedenen Schichten gewechselt werden. Zu jeder Figur (z.B. 8), zeigt eine Ansicht (z.B. 8B) eine Längsquerschnittsansicht und die anderen Ansichten (z.B. 8A, 8C) stellen jeweils eine Endansicht dar. Obwohl diese Querschnittsansichten verschiedene strukturelle Merkmale während des Herstellungsverfahrens zeigen, wird man verstehen, dass es viele Variationen, die verwendet werden können, gibt und dieses Verfahren lediglich beispielhaft ist.
  • Der Anfang des Verfahrens ist in 8 gezeigt, wo eine Halbleiter-Finne 802 über einem Halbleitersubstrat 804 gebildet wurde. Ein STI-Gebiet 806 umgibt einen unteren Bereich der Finne zur Seite, während ein oberer Bereich der Finne oberhalb des STI-Gebiets bleibt. Eine Nitridmaske 808 (oder eine andere Hartmaske) wird über der Finne gebildet. Es wird zu verstehen sein, dass ein „Halbleitersubstrat“, wie es hier genannt wird, irgendeine Art von Halbleitermaterial aufweisen kann, unter anderem einschließlich eines Vollmasse-Siliziumwafers, eines Substrats aus einer binären Verbindung (zum Beispiel GaAs-Wafer), eines Substrats aus einer ternären Verbindung (zum Beispiel AlGaAs) und eines Wafers aus einer Verbindung höherer Ordnung. Weiterhin kann das Halbleitersubstrat 804 auch Nichthalbleitermaterialien, wie, unter anderem, zum Beispiel Oxid in Silizium auf Isolator (SOI), Teil-SOI-Substrat, Polysilicium, amorphes Silicium oder organische Materialien, aufweisen. In manchen Fällen kann das Halbleitersubstrat 804 auch mehrere Wafer oder Chips aufweisen, die gestapelt oder anderweitig zusammengeklebt sind. Das Halbleitersubstrat 206 kann Wafer aufweisen, die von einem Siliziumbarren geschnitten sind und/oder irgendein anderer Typ von Halbleiter/Nichthalbleiter und/oder abgeschiedene oder gewachsene (zum Beispiel epitaktische) Schichten, die auf einem darunter liegenden Substrat gebildet sind.
  • In 9 wird eine erste Hartmaske 902 (zum Beispiel ein Spacernitrid, Fotolack oder andere Hartmaske) gebildet und strukturiert, um einen Bereich der Finne zu überdecken. Während die strukturierte erste Hartmaske 902 an der (gewünschten) Stelle platziert (auch bezeichnet als Anwendungsstelle) ist, wird eine p-Typ-Durchgriffsimplantierung 904 durchgeführt. In diesem Implantierungsprozess werden die Ionen oft quer in Richtung des Substrats geleitet. Die erste Hartmaske 902 hindert manche Ionen daran, in die Finne einzutreten, während andere Ionen vom STI-Gebiet streuen, um in der Finne unter der oberen Oberfläche des STI-Gebiets implantiert zu werden, so dass das erste Durchgriffssperrgebiet 906 gebildet wird.
  • In 10 wird die erste Hartmaske 902 entfernt und eine zweite Hartmaske 1002 wird gebildet und strukturiert. Während die zweite Hartmaske 1002 an der (gewünschten) Stelle platziert ist (auch bezeichnet als Anwendungsstelle), wird eine n-Typ-Drainerweiterungsimplantierung 1004 durchgeführt. Diese n-Typ-Drainerweiterungsimplantierung wird auch n-Typ-Durchgriffsimplantierung genannt, da sie gleichzeitig in Durchgriffssperrgebieten von p-Typ-Niederspannungs-FinFETs (nicht dargestellt) auf dem Halbleitersubstrat 804 implantiert werden kann. Die Ionen werden wieder oft quer in Richtung des Substrats geleitet. Die zweite Hartmaske 1002 hindert manche Ionen daran, in die Finne einzutreten, während andere Ionen vom STI-Gebiet streuen, um in der Finne unter der oberen Oberfläche des STI-Gebiets implantiert zu werden, so dass ein zweites Durchgriffssperrgebiet 1006 gebildet wird. 11 zeigt die resultierende Struktur, nachdem die zweite Hartmaske 1002 entfernt worden ist.
  • In 12 wird die Nitridmaske entfernt und in 13 wird ein Gatedielektrikum 1300 gebildet und über der Finne strukturiert. Das Gatedielektrikum 1300 kann ein Dielektrikum mit einem hohen k-Wert sein (wobei der k-Wert hoch gegenüber Siliziumdioxid, das auch für das Gatedielektrikum 220 verwendet werden könnte, ist (beispielsweise größer ist als die Dielektrizitätskonstante von Siliziumoxid)). Beispielhafte Materialien mit hohem k-Wert umfassen Hafniumsilikat, Zirkoniumsilikat, Hafniumdioxid und Zirkoniumdioxid und werden typischerweise durch Atomlagenabscheidung abgeschieden.
  • In 14 wird eine leitende Gateelektrodenschicht über der Struktur gebildet und daraufhin derart strukturiert, dass eine Gateelektrode 1400 gebildet wird. Die Gateelektrode kann eine Metall-Gateelektrode oder eine Polysilizium-Gateelektrode sein.
  • In 15 wird eine dritte Hartmaske 1500 (zum Beispiel ein Nitridnitrid, Fotolack oder andere Hartmaske) strukturiert. Während die dritte Hartmaske 1500 an der (gewünschten) Stelle platziert ist (auch bezeichnet als Anwendungsstelle), werden Ionen implantiert, um ein n-Typ-Sourcegebiet 1502 und ein n-Typ-Draingebiet 1504 zu bilden. In 16 wird die dritte Hartmaske entfernt.
  • In 17 werden das n-Typ-Sourcegebiet und das n-Typ-Draingebiet 1702, 1704 gegebenenfalls mittels epitaktischen Wachstums gewachsen. Nach diesem epitaktischen Wachstum können Kontakte und Verbindungen auf einer höheren Schicht gebildet werden (nicht gezeigt), die Vorrichtungen funktional aneinander koppeln und, schlussendlich, an externe Kreisläufe ankoppeln.
  • Es wird daher verstanden werden, dass sich manche Aspekte der vorliegenden Offenbarung auf einen Finnen-Feldeffekttransistor (FinFET) beziehen, der auf einem Halbleitersubstrat angeordnet ist und Folgendes umfasst: eine Halbleiter-Finne, die über dem Halbleitersubstrat angeordnet ist und sich zwischen einem Sourcegebiet und einem Draingebiet erstreckt. Ein flaches Grabenisolationsgebiet (STI-Gebiet), das einen unteren Bereich der Halbleiter-Finne seitlich umgibt, wobei der untere Bereich der Halbleiter-Finne sich unter einer oberen Oberfläche des STI-Gebiets befindet und ein oberer Bereich der Halbleiter-Finne über der oberen Oberfläche des STI-Gebiets bleibt. Eine leitende Gateelektrode, die die Halbleiter-Finne überquert, um ein Kanalgebiet in der Halbleiter-Finne unter der leitenden Gateelektrode zu definieren. Ein erstes Durchgriffssperrgebiet, das zwischen dem Draingebiet und dem Kanalgebiet im unteren Bereich der Halbleiter-Finne ausgerichtet ist.
  • Ein anderer Aspekt bezieht sich auf einen FinFET, der auf einem Halbleitersubstrat angeordnet ist. Der FinFET weist eine Halbleiter-Finne auf, die über dem Halbleitersubstrat angeordnet ist und sich zwischen einem Sourcegebiet und einem Draingebiet erstreckt. Die Source- und Draingebiete sind von einem ersten Leitfähigkeitstyp. Ein flaches Grabenisolationsgebiet (STI-Gebiet) umgibt einen unteren Bereich der Halbleiter-Finne zur Seite und ein oberer Bereich der Halbleiter-Finne bleibt über der oberen Oberfläche des STI-Gebiets. Eine leitende Gateelektrode überquert die Halbleiter-Finne, um ein Kanalgebiet im oberen Bereich der Halbleiter-Finne unter der leitenden Gateelektrode zu definieren. Ein erstes Durchgriffssperrgebiet ist zwischen dem Sourcegebiet und dem Kanalgebiet im unteren Bereich der Halbleiter-Finne ausgerichtet. Das erste Durchgriffssperrgebiet ist vom zweiten Leitfähigkeitstyp.

Claims (21)

  1. Halbleitervorrichtung, die auf einem Halbleitersubstrat (104, 206) angeordnet ist, aufweisend: • ein flaches Grabenisolationsgebiet, im Folgenden „STI-Gebiet“ genannt, (110, 208) mit einem isolierenden Material, das über dem Halbleitersubstrat (104, 206) angeordnet ist; • eine Halbleiter-Finne (102, 202), die in dem STI-Gebiet (110, 208) eingebettet ist, sodass sich die Halbleiter-Finne (102, 202) zwischen einem Sourcegebiet (106, 212) und einem Draingebiet (108, 214) erstreckt und einen ersten Bereich (202a) und einen zweiten Bereich (202b) aufweist, die durch eine Oberfläche (210) des STI-Gebiets (208) definiert sind und wobei der zweite Bereich (202b) mit dem isolierenden Material des STI-Gebiets (110, 208) in einem durchgängigen, körperlichen Kontakt ist und seitlich von dem isolierenden Material des STI-Gebiets (110, 208) umgeben ist; • eine Gateelektrode (112, 216), die die Halbleiter-Finne (102, 202) überquert, um ein Kanalgebiet (114, 218) in der Halbleiter-Finne (102, 202) unter der Gateelektrode (112, 216) zu definieren; • ein erstes Durchgriffssperrgebiet (118, 226), das unter dem Sourcegebiet (106, 212) angeordnet ist und sich unter dem Kanalgebiet (114, 218) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) erstreckt; und • ein Drainerweiterungsgebiet (120, 228), das zwischen der Gateelektrode (112, 216) und dem Draingebiet (108, 214) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) angeordnet ist.
  2. Halbleitervorrichtung gemäß Anspruch 1, wobei sich das erste Durchgriffssperrgebiet (118, 226) und das Drainerweiterungsgebiet (120, 228) in einem Übergangsgebiet unter der Gateelektrode (112, 216) treffen.
  3. Halbleitervorrichtung gemäß Anspruch 1 oder 2, ferner aufweisend: ein intrinsisches oder niedrig dotiertes Halbleitergebiet (224), das im ersten Bereich (202a) der Halbleiter-Finne (102, 202) zwischen dem Sourcegebiet (106, 212) und Draingebiet (108, 214) angeordnet ist.
  4. Halbleitervorrichtung gemäß Anspruch 3, wobei das intrinsische oder niedrig dotierte Halbleitergebiet (224) ein erstes Ende und ein zweites Ende aufweist, wobei das erste Ende unter der Gateelektrode (112, 216) endet und das zweite Ende sich an das Draingebiet (108, 214) anschließt.
  5. Halbleitervorrichtung gemäß Anspruch 3, wobei das intrinsische oder niedrig dotierte Halbleitergebiet (224) ein erstes Ende und ein zweites Ende aufweist, wobei das erste Ende unter der Gateelektrode (112, 216) endet und das zweite Ende so über dem Drainerweiterungsgebiet (120, 228) endet, dass es vom Draingebiet (108, 214) beanstandet ist; wobei vorzugsweise eine Distanz zwischen dem zweiten Ende und der Gateelektrode (112, 216) größer als eine Länge des Kanalgebiets (218) unter der Gateelektrode (112, 216) ist.
  6. Halbleitervorrichtung gemäß einem der Ansprüche 3 bis 5, ferner aufweisend: ein Gateoxid, das die Gateelektrode (112, 216) und das intrinsische oder niedrig dotierte Halbleitergebiet (224) trennt.
  7. Halbleitervorrichtung gemäß einem der Ansprüche 3 bis 6, ferner aufweisend: ein Dummygate (602), das über sowohl dem Drainerweiterungsgebiet (120, 228) als auch dem intrinsischen oder niedrig dotierten Halbleitergebiet (224) gebildet ist, wobei das Dummygate (602) zwischen der Gateelektrode (112, 216) und dem Draingebiet (108, 214) angeordnet ist; wobei die Halbleitervorrichtung vorzugsweise ferner aufweist ein Isolationsgebiet (402) zwischen dem Dummygate (602) und der Gateelektrode (112, 216), wobei das Isolationsgebiet (602) angeordnet ist, um das intrinsische oder niedrig dotierte Halbleitergebiet (224) in einen ersten Teil unter der Gateelektrode (112, 216) und in einen zweiten Teil unter dem Dummygate (602) zu unterteilen.
  8. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 7, wobei eine zweite Durchgriffssperrimplantierung dazu verwendet wird, das Drainerweiterungsgebiet (120, 228) der Vorrichtung gleichzeitig mit einem zweiten Durchgriffssperrgebiet (118, 226) in einem Niederspannungstransistor auf dem Halbleitersubstrat (104, 206) zu bilden.
  9. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 8, wobei das Sourcegebiet (106, 212), das Draingebiet (108, 214) und das Drainerweiterungsgebiet (120, 228) von einem ersten Leitfähigkeitstyp sind; und wobei das erste Durchgriffssperrgebiet (118, 226) von einem zweiten Leitfähigkeitstyp ist, der dem ersten Leitfähigkeitstyp entgegengesetzt ist.
  10. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 9, wobei das Sourcegebiet (106, 212), das Draingebiet (108, 214) und das Drainerweiterungsgebiet (120, 228) vom n-Typ sind; und wobei das erste Durchgriffssperrgebiet (118, 226) vom p-Typ ist.
  11. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 9, wobei das Sourcegebiet (106, 212), das Draingebiet (108, 214) und das Drainerweiterungsgebiet (120, 228) vom p-Typ sind; und wobei das erste Durchgriffssperrgebiet (118, 226) vom n-Typ ist; wobei die Halbleitervorrichtung vorzugsweise ferner ein n-Typ-Isolationsgebiet aufweist, das das Drainerweiterungsgebiet (120, 228) vom Halbleitersubstrat (104, 206) trennt.
  12. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 11, ferner aufweisend: eine die Halbleiter-Finne (102, 202) überquerende seitliche Finne (702, 704), die an einen Körperkontakt (706) gekoppelt ist; wobei die Halbleitervorrichtung vorzugsweise ferner ein zweites Durchgriffssperrgebiet (1006) unter mindestens einem Bereich der seitlichen Finne (702, 704) aufweist; wobei vorzugsweise das zweite Durchgriffssperrgebiet (1006) vom gleichen Leitfähigkeitstyp ist wie das erste Durchgriffssperrgebiet (906).
  13. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 12, ferner aufweisend: wobei der erste Bereich (202a) ein oberes Gebiet der Halbleiter-Finne (102, 202) und der zweite Bereich ein unteres Gebiet der Halbleiter-Finne (102, 202) ist.
  14. Halbleitervorrichtung gemäß einem der Ansprüche 1 bis 13, eingerichtet als ein Schaltkreis, der auf dem Halbleitersubstrat (104, 206) angeordnet ist.
  15. Verfahren zur Herstellung einer Schaltkreisstruktur, aufweisend: • Bilden eines flachen Grabenisolationsgebiets, im Folgenden „STI-Gebiet“ genannt, (110, 208) mit einem isolierenden Material über einem Halbleitersubstrat (104, 206); • Bilden einer Halbleiter-Finne (102, 202) mit einem ersten Bereich (202a) und einem zweiten Bereich (202b), wobei die ersten und zweiten Bereiche durch eine Oberfläche (210) des STI-Gebiets (110, 208) definiert sind und wobei der zweite Bereich mit dem isolierenden Material des STI-Gebiets (110, 208) in einem durchgängigen, körperlichen Kontakt ist; • Bilden eines Drainerweiterungsgebiets (120, 228) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) durch Verwendung einer ersten Implantierung, die von einem ersten Leitfähigkeitstyp ist; • Bilden eines Gatedielektrikums (116, 220, 1300) über der Halbleiter-Finne (102, 202); • Bilden einer Gateelektrode (112, 216), die das Gatedielektrikum (116, 220, 1300) und die Halbleiter-Finne (102, 202) überquert, um ein Kanalgebiet (218) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) zu definieren; und • Bilden eines Sourcegebiets (106, 212) und eines Draingebiets (108, 214), die beide vom ersten Leitfähigkeitstyp sind, im ersten Bereich (202a) der Halbleiter-Finne (102, 202).
  16. Verfahren gemäß Anspruch 15, wobei das Bilden des Drainerweiterungsgebiets (120, 228) das zeitgleiche Bilden eines Durchgriffssperrgebiets (118, 226) für einen Niederspannungstransistor auf der Schaltkreisstruktur aufweist.
  17. Verfahren gemäß Anspruch 15 oder 16, ferner aufweisend: Bilden eines Durchgriffssperrgebiets (118, 226) im zweiten Bereich (202b) der Halbleiter-Finne (102, 202) mit einer zweiten Implantierung, die von einem zweiten Leitfähigkeitstyp ist; wobei vorzugsweise das Bilden des Durchgriffssperrgebiets (118, 226) Folgendes aufweist: • Bereitstellen einer ersten Maske über einer oberen Oberfläche (210) der Halbleiter-Finne (102, 202); • Bereitstellen einer zweiten Maske mit einer mit dem Durchgriffssperrgebiet (118, 226) übereinstimmenden Öffnung, über der ersten Maske; und • Leiten von Ionen der zweiten Implantierung in Richtung der Schaltkreisstruktur, wenn die erste Maske und die zweite Maske an Anwendungsstelle sind, um das Durchgriffssperrgebiet (118, 226) zu bilden.
  18. Verfahren gemäß Anspruch 17, wobei die Ionen der zweiten Implantierung vom STI-Gebiet (110, 208) durch die Seitenwände der Halbleiter-Finne (102, 202) abgelenkt werden, um das Durchgriffssperrgebiet (118, 226) zu bilden.
  19. Verfahren gemäß Anspruch 17 oder 18, wobei das Bilden des Drainerweiterungsgebiets (120, 228) Folgendes aufweist: • Entfernen der zweiten Maske; • Bereitstellen einer dritten Maske über der ersten Maske, nachdem die zweite Maske entfernt worden ist, wobei die dritte Maske eine Öffnung aufweist, die dem Drainerweiterungsgebiet (120, 228) entspricht; und • Leiten von Ionen der ersten Implantierung in Richtung der Schaltkreisstruktur, wenn die erste Maske und die dritte Maske an den Anwendungsstellen sind, um das Drainerweiterungsgebiet (120, 228) zu bilden; wobei vorzugsweise die dritte Maske eine Öffnung aufweist, die dem Durchgriffssperrimplantierungsgebiet für einen Niederspannungstransistor auf der Schaltkreisstruktur entspricht.
  20. Verfahren gemäß Anspruch 19, wobei das Bilden des Drainerweiterungsgebiets (120, 228) das Ablenken der Ionen der ersten Implantierung vom STI-Gebiet (110, 208) durch Seitenwände der Halbleiter-Finne (102, 202) aufweist.
  21. Verfahren gemäß einem der Ansprüche 15 bis 20, wobei das Bilden des Drainerweiterungsgebiets (120, 228) das Ablenken von Ionen der ersten Implantierung vom STI-Gebiet durch Seitenwände der Halbleiter-Finne aufweist.
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