CN103531633B - 用于块体FinFET技术的漏极延伸MOS器件 - Google Patents

用于块体FinFET技术的漏极延伸MOS器件 Download PDF

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Abstract

本发明涉及用于块体FinFET技术的漏极延伸MOS器件。一些方面涉及一种包括被布置在半导体衬底之上且在源极区和漏极区之间侧向延伸的半导体鳍的FinFET。浅沟槽隔离（STI）区侧向包围半导体鳍的下部，并且半导体鳍的上部保留在STI区之上。栅极电极横越在半导体鳍之上以在导电栅极电极之下的半导体鳍中定义沟道区。穿通阻断区能够在半导体鳍的下部中在源极区和沟道区之间延伸。漏极延伸区能够在半导体鳍的下部中在漏极区和沟道区之间延伸。还公开了其他器件和方法。

Description

用于块体 FinFET 技术的漏极延伸 MOS 器件
背景技术
传统的平面互补金属氧化物半导体（CMOS）晶体管具有四个部分：源极、漏极、布置在源极和漏极之间的沟道、和布置在沟道之上以控制沟道的栅极。在平面CMOS晶体管中，通过向平面半导体衬底中注入离子而形成源极、漏极、和沟道，并且然后在半导体衬底的表面之上形成栅极，以便覆盖沟道。工程师在连续的几代技术中不断设法缩小此类晶体管的尺寸以将更多晶体管“封装”到给定的单元区域内，这为消费者提供了表现出改进的功能性的器件。
在这种缩小CMOS晶体管的尺寸的持续的努力中最近的进步之一是出现了鳍式（fin）场效应晶体管（FinFET）。与其中源极、漏极、和沟道形成在平面衬底中的平面CMOS晶体管不同；在FinFET中，源极、漏极和沟道区形成在从半导体衬底向上延伸的半导体材料的薄片中（即，“鳍”）。于是，在鳍中在沟道区之上形成了栅极。在操作期间，栅极被打开以使沟道进入允许电子或空穴容易从源极进入漏极的高度导电状态。反过来，当栅极关闭时，认为在沟道区中的这种导电路径消失。尽管这种基本功能性被良好建立，但是不幸的是，对于高电压和输入/输出电路操作难以高效地制造可靠地经受大电压的FinFET。因此本公开提供了针对高电压FinFET的改进技术。
附图说明
图1示出了根据本公开的一个方面的FinFET的透视图。
图2A示出了图1的FinFET的顶视图。
图2B示出了在纵向方向上图2A的FinFET的横截面视图。
图2C示出了沿第一横切所取的图2A的FinFET的横截面视图。
图2D示出了沿第二横切所取的图2A的FinFET的横截面视图。
图3A-3B示出了在只使用第一穿通阻断区（punch-through blocking region）的情况下的FinFET的顶视图和侧视图。
图4示出了在沟道区和漏极之间在穿通阻断区之下存在隔离区的FinFET的横截面视图。
图5示出了在鳍的本征硅区和漏极区之间存在间隙的FinFET的横截面视图。
图6示出了使用虚拟栅极（dummy gate）的FinFET的横截面视图。
图7A和图7B分别示出了具有横断FinFET的纵向鳍以建立体接触（body contact）的侧向（lateral）鳍的FinFET的顶视图和横截面视图。
图8-17示出了共同描述根据本公开的一个方面的制造方法的一系列横截面视图。
具体实施方式
本公开将参考附图进行描述，其中相同附图标记由始至终用于指代相同元件，并且其中图示的结构和器件不必按尺度绘制。此外，在一定程度上一些图示的方面可以参考鳍式场效应晶体管（FinFET）进行描述，应意识到术语FinFET包括但不限于：三栅极晶体管、omega晶体管、多栅极晶体管（MUGFET）等，所有这些晶体管都被预期为落在本公开的范围之内。
然而，传统技术与如何高效地制造可靠地经受大电压的FinFET作斗争，本公开涉及针对漏极延伸高电压FinFET的改进技术。特别地，本公开的一些方面在高电压FinFET的栅极电极和漏极区之间在半导体鳍的下部中形成漏极延伸区。为了这种高电压（例如，漏极延伸）FinFET的流水线制造并且为了保证其与低电压FinFET良好集成，能够通过使用用于同时形成低电压FinFET的穿通注入来形成漏极延伸区。因而这种穿通注入形成了用于低电压FinFET的穿通阻断区。因此，本公开重用现有的注入（例如，穿通注入）用于改善制造效率的新配置。
图1示出了根据一些方面的FinFET 100。FinFET 100包括从半导体衬底104向上延伸的半导体鳍102。鳍102在源极区106和漏极区108之间侧向延伸。浅沟槽隔离（STI）区110侧向包围半导体鳍102。导电栅极电极112横越在半导体鳍102之上以在导电栅极电极112之下在半导体鳍中定义沟道区114。栅极电介质116分离导电栅极电极112与沟道区114。穿通阻断区118被布置在源极区106和沟道区114之间在半导体鳍102中。漏极延伸区120被布置在沟道区114和漏极区108之间在半导体鳍102中。如下文更加详细意识到的，穿通阻断区118有助于限制穿通且对应地限制漏电流，而漏极延伸区120有助于消耗其块体（bulk）上的大电压并且对应地保护FinFET免受高电压脉冲。公开的FinFET技术以这种方式提供了有限的功率消耗（例如，归因于穿通阻断区118）和可靠的高电压操作（例如，归因于漏极延伸区）之间的良好平衡。
在操作期间，在导电栅极电极112和源极106之间施加电压偏置（所谓的VGS偏置）。当VGS大于FinFET 100的阈值电压（VT）时，沟道区114处于在源极和漏极之间存在电压（VDS）的情况下允许电子或空穴容易从源极106移动到漏极108的高度导电状态。反过来，当VGS小于VT时，沟道区114处于高阻抗状态，因此几乎没有或没有载流子在源极106和漏极108之间流动。值得注意的是，即使当沟道区114处于高阻抗状态时，但是对于穿通阻断区118，过量的载流子可能从源极106“泄漏”到漏极108-尤其在沟道区114之下在鳍102中更深处，其中栅极电极112更无法控制所施加的电位。因为穿通阻断区118具有与源极106的导电类型相反的导电类型，所以穿通阻断区118充当对于来自源极106的载流子的能量壁垒并且防止电流泄漏到更深入鳍102或衬底104，从而有助于限制穿通。
此外，因为漏极延伸区120具有与漏极108相同的导电类型并且电耦合到漏极108，所以漏极延伸区120表示针对沟道110中的载流子的较低能量壁垒，并且充当漏极延伸区，其充当消耗源极106和漏极108之间的大电压的电阻器，以使得FinFET 100能够安全经受较高电压。
在一个示例中，其上形成有FinFET的集成电路包括如图1所示的一个或多个高电压FinFET，以及一个或多个低电压FinFET。这些低电压FinFET在源极和漏极之间在下鳍区中包括穿通阻断区（例如，类似于如图1所示的穿通阻断区），但是不包括漏极延伸区。为了节省掩模（mask）步骤以及注入步骤，具有第一导电类型的高电压FinFET的漏极延伸区与具有第二导电类型的低电压FinFET的穿通阻断区被同时注入。例如，当单个掩模保持在合适的位置时，用于n型漏极延伸FinFET的n型漏极延伸区与用于p型低电压FinFET的n型穿通阻断区能够被同时注入。这种配置从而能够提供有利的漏极延伸FinFET并且同时以高效的方式这样做。
一起参考的图2A和图2B-2D分别示出了FinFET 200的顶视图和横截面视图。FinFET 200包括从半导体衬底206的上表面204向上延伸的半导体鳍202。由电介质材料（例如，二氧化硅）制成的浅沟槽隔离（STI）区208具有将半导体鳍202分为下部202a和上部202b的上表面210。STI区208侧向包围下鳍部202a，而上鳍部202b保留在STI区208的上表面210之上。
源极区212和漏极区214被布置在上鳍部202b中或邻近上鳍部202b。源极区212和漏极区214以第一掺杂浓度（例如，从大约1e21cm-3到大约1e22cm-3范围）具有第一导电类型（例如，n型）。尽管源极和漏极的长度LS、LD示为是相等的，但是它们也可以不同。对于源极和漏极的宽度Ws、WD也是如此。
导电栅极电极216在源极区212和漏极区214之间横越在鳍202之上。导电栅极电极216通常由金属制成，但是也可能由多晶硅制成。沟道区218被定义为在导电栅极电极216之下在半导体鳍202中。栅极电介质220分离导电栅极电极216和沟道区218。
在一些实现方式中，可以具有小于源极212的宽度的宽度WSE的源极延伸区222具有电耦合到源极212的一端222a和能够对准栅极的前边缘216a的另一端222b。源极延伸区222以第一掺杂浓度（例如，从大约1e21cm-3到大约1e22cm-3范围）具有第一导电类型（例如，n型）。
本征的、未掺杂的或轻掺杂的半导体区224能够从栅极前边缘216a连续延伸到漏极214。例如，这种本征的或轻掺杂的半导体区可以由硅或诸如砷化镓之类的除硅之外的另一种半导体材料制成。在一个示例中，该区域224能够由硅制成以从大约1e10cm-3到大约1e18cm-3范围的掺杂浓度具有第一导电类型。注意到，尽管图示的实施例描述了本征的或轻掺杂的半导体区224的一个边缘终止于栅极电极的边缘之下，但是本征的或轻掺杂的半导体区224也能够在源极和漏极区之间连续延伸。
在STI区210的上表面之下，穿通阻断区226被布置在沟道区218和源极区212之间在半导体鳍的下部202a中。穿通阻断区226具有第一导电类型（例如，n型）并且能够处于从近似于1e16cm-3到近似于1e19cm-3范围的掺杂浓度。
漏极延伸区228在漏极区214和沟道区218之间延伸。漏极延伸区228具有与第一导电类型相反的第二导电类型（例如，p型）并且能够处于从近似于1e16cm-3到大约1e19cm-3范围的掺杂浓度。
穿通阻断区226和漏极延伸区228通常相接以在栅极电极216之下形成p-n结230。例如，在图2中，这种p-n结230近似在栅极216之下中间，然而其也可能更靠近一个栅极边缘而不是另一个栅极边缘或可能在栅极边缘之外。此外，不是如图示的在p-n结处相接，在其他未图示出的实现方式中，穿通阻断区226和漏极延伸区228由栅极电极216之下的本征半导体材料区域所分开。是否存在p-n结（或在栅极之下的本征硅是否分离穿通阻断区和漏极延伸区）取决于FinFET 200的期望VT。
尽管图2A-2D示出了包括穿通阻断区和漏极延伸区的示例，但是其他实现方式可能省略这些区域的任何一个。从而，图3A-3B分别示出图示只具有单个穿通阻断区302（具有与源极/漏极区相反的导电类型）的FinFET的顶视图和横截面视图。在该示例中，穿通阻断区具有在源极之下的一端且具有在栅极和漏极之间的另一端。在鳍的下部中（区域304）的剩余材料通常是未掺杂硅。尽管没有图示出，但是可以省略穿通阻断区以使得所述器件只包括漏极延伸区。
图4示出了隔离区402被布置在漏极延伸区228’之下的情况的示例。为了隔离漏极延伸区228’与衬底404，隔离区402通常具有与源极/漏极区的掺杂类型相反的第二掺杂类型。如箭头406所示，电流能够穿过漏极延伸区从源极区流到漏极区。
图5示出了另一个示例，其中本征或轻掺杂鳍502不在沟道区和漏极区之间完全延伸。因而，本征或轻掺杂鳍具有邻接源极延伸区的一端502a并且具有在栅极和漏极之间半途停止的另一端502b。在该实现方式中，电流能够从源极穿过沟道（取决于所施加的偏置），并且然后在进入漏极之前传入漏极延伸区-如箭头504所示。
图6示出了具有虚拟栅极或场板（field plate）602的另一个示例。隔离区（p+）被布置在虚拟栅极602和栅极电极之间。隔离区被布置为将本征鳍分为在栅极电极之下的第一部分和在虚拟栅极之下的第二部分。虚拟栅极602和隔离区有助于保证在许多方面容易制造，并且虚拟栅极通常是未偏置的。再次提出，电流在进入漏极之前传入漏极延伸区-如箭头604所示。
图7A-7B示出了用于FinFET的体接触的示例。在这些附图中，一个或多个横向鳍702/704在体接触区706和本征鳍708之间延伸。横向鳍通常是本征硅，但也可能是轻掺杂的。如图7B所示，与纵向鳍类似，穿通阻断区710可以位于横向鳍的下部。
图8-17示出了图示制造n型FinFET的方法的一系列横截面视图。也可能通过改变用于各种层的掺杂类型以相似的方式来制造p型FinFET。对于每个图（例如，图8），一个视图（例如，图8B）示出了纵向横截面视图，且其他视图（例如，图8A、8C）图示了相应的端视图。尽管这些横截面视图示出了贯穿制造方法的各种结构特征，但是应意识到存在能被使用的许多变型并且这种方法论仅是示例。
所述方法在图8中开始，在半导体鳍802已经形成于半导体衬底804之上时。STI区806侧向包围鳍的下部，而鳍的上部保留在STI区之上。氮化物掩模808（或其它硬掩膜）形成于鳍之上。应意识到如本文提到的“半导体衬底”可以包括任何类型的半导体材料，尤其包括体硅晶片（bulk silicon wafer）、二元化合物衬底（例如，GaAs晶片）、三元化合物衬底（例如，AIGaAs）、或更高阶化合物晶片。此外，半导体衬底804还尤其能够包括诸如绝缘硅片（silicon-on-insulator，SOI）中的氧化物、部分SOI衬底、多晶硅、非晶硅、或有机材料之类的非半导体材料。在一些实例中，半导体衬底804还能够包括堆叠的或以其他方式粘合在一起的多个晶片或裸片（die）。半导体衬底206能够包括从硅锭上切下的晶片、和/或任何其他类型的半导体/非半导体和/或形成在底层衬底上的沉积或生长（例如，外延）层。
在图9中，形成并图案化第一硬掩膜902（例如，间隔氮化物（spacer nitride）、光阻剂、或其他硬掩膜）以覆盖鳍的一部分。当图案化的第一硬掩膜902在适当的位置时，执行p型穿通注入904。在这种实现过程中，通常垂直朝向衬底来引导离子。第一硬掩膜902阻止一些离子进入鳍，而其他的离子分散离开STI区以注入到STI区的上表面之下的鳍中来形成第一穿通阻断区906。
在图10中，移除第一硬掩膜902，并且形成并图案化第二硬掩膜1002。当第二硬掩膜1002在合适的位置时，执行n型漏极延伸注入1004。由于能够同时被注入半导体衬底804上的p型低电压FinFET的穿通阻断区（未示出），这种n型漏极延伸注入也可以被称作n型穿通注入。再次提出，通常垂直朝向衬底引导离子。第二硬掩模1002阻止一些离子进入鳍，而其他离子分散离开STI区以注入到STI区的上表面之下的鳍中来形成第二穿通阻断区1006。图11示出了在移除第二硬掩膜1002之后的所得到结构。
在图12中，移除了氮化物掩模，并且在图13中在鳍之上形成并图案化栅极电介质1300。栅极电介质1300能够由高k电介质（相对于二氧化硅的k值是高k，也可能用于栅极电介质220）制成。说明性的高k材料包括硅酸铪、硅酸锆、二氧化铪和二氧化锆，且通常使用原子层沉积将其沉积。
在图14中，在所述结构之上形成导电栅极电极层，并且然后将其图案化以形成栅极电极1400。栅极电极可以是金属栅极电极或多晶硅栅极电极。
在图15中，将第三硬掩膜1500（例如，氮化物掩模、光阻剂、或其他硬掩膜）图案化。当第三硬掩膜1500在合适的位置时，注入离子以形成n型源极区1502以及n型漏极区1504。在图16中，移除了第三硬掩膜。
在图17中，使用外延生长（epitaxial growth）来选择性地生长n型源极和漏极区1702、1704。在这种外延生长之后，能够形成可操作地将器件彼此耦合并且最终耦合到外部电路的接触和更高层互连（未示出）。
因而，应意识到本公开的一些方面涉及一种被布置在半导体衬底上的鳍式场效应晶体管（FinFET），其包括：半导体鳍，被布置在半导体衬底之上且在源极区和漏极区之间延伸。浅沟槽隔离（STI）区，侧向包围半导体鳍的下部，其中所述半导体鳍的下部位于STI区的上表面之下并且半导体鳍的上部保留在STI区的上表面之上。导电栅极电极，横越在半导体鳍之上以在导电栅极之下在半导体鳍中定义沟道区。第一穿通阻断区，在半导体鳍的下部中对准在漏极区和沟道区之间。
另一个方面涉及一种被布置在半导体衬底上的FinFET。所述FinFET包括被布置在半导体衬底之上且在源极区和漏极区之间延伸的半导体鳍。所述源极和漏极区具有第一导电类型。浅沟槽隔离（STI）区侧向包围半导体鳍的下部，并且所述半导体鳍的上部保留在STI区的上表面之上。导电栅极电极横越在半导体鳍之上以在导电栅极电极之下在半导体鳍的上部中定义沟道区。第一穿通阻断区在半导体鳍的下部中对准在源极区和沟道区之间。所述第一穿通阻断区具有第二导电类型。
尤其考虑由上述组件或结构（装配、器件、电路、系统等）所执行的各种功能，即使不是结构上等价于执行本公开说明的示例性实现方式中的功能的公开的结构，用于描述此类组件的术语（包括参考“装置”）除另有指示外也旨在对应于执行所述组件的指定功能的任何组件或结构（例如，功能上等价）。此外，尽管在本说明书中使用了术语“第一”、“第二”、“第三”等，但是应意识到此类术语仅是通用标示，且不意味着各种特征之间任何空间上或时间上的关系。同样地，尽管本文使用了诸如“上”、“下”、“之上”和“之下”之类的术语，但是应意识到关于这些及其他类似的术语并不意味着是绝对参考系（例如，脚下的地面）。更合适地，能够为此类术语选择任何坐标系。此外，虽然可能只关于许多实现方式之一公开了特定方面，如任何给定或特定应用可能期望的或者对其有利，此类特征可以与其他实现方式的一个或多个其他特征相结合。此外，在一定程度上在详细描述或权利要求中使用的术语“包含、”“包括”、“具有”、“含有”、“带有”或其变形，此类术语意在是包含性的，与术语“包含”的方式类似。

Claims (28)

1.一种被布置在半导体衬底上的半导体器件，包括：
浅沟槽隔离（STI）区，被布置在半导体衬底之上；
半导体鳍，被布置在STI区内，所述半导体鳍在源极区和漏极区之间延伸并且包括由STI区的表面所定义的第一部分和第二部分；
栅极电极，横越在半导体鳍之上以在栅极电极之下在半导体鳍中定义沟道区；
第一穿通阻断区，被布置在源极区之下且在半导体鳍的第二部分中在沟道区之下延伸；以及
漏极延伸区，被布置在半导体鳍的第二部分中在栅极电极和漏极区之间；
其中所述第二部分和浅沟槽隔离区在与STI区的表面垂直的方向上具有相同的厚度。
2.如权利要求1所述的器件，其中，所述第一穿通阻断区和漏极延伸区在栅极电极之下在结区处相接。
3.如权利要求1所述的器件，进一步包括：
本征或轻掺杂半导体区，被布置在源极和漏极区之间在半导体鳍的第一部分中。
4.如权利要求3所述的器件，其中，所述本征或轻掺杂半导体区具有第一端和第二端，其中所述第一端终止于栅极电极之下且所述第二端连接到漏极区。
5.如权利要求3所述的器件，其中，所述本征或轻掺杂半导体区具有第一端和第二端，其中所述第一端终止于栅极电极之下且所述第二端终止于漏极延伸区之上，以便与漏极区间隔开。
6.如权利要求5所述的器件，其中，所述第二端和所述栅极电极之间的距离大于栅极电极之下的沟道区的长度。
7.如权利要求3所述的器件，进一步包括：栅极氧化物，其分离所述栅极电极和所述本征或轻掺杂区。
8.如权利要求3所述的器件，进一步包括：
虚拟栅极，形成在漏极延伸区和本征或轻掺杂半导体区二者之上，所述虚拟栅极被布置在栅极电极和漏极区之间。
9.如权利要求8所述的器件，进一步包括：
虚拟栅极和栅极电极之间的隔离区，其中所述隔离区被布置为将所述本征或轻掺杂半导体区分为在栅极电极之下的第一部分和在虚拟栅极之下的第二部分。
10.如权利要求1所述的器件，其中，使用第二穿通阻断注入来在半导体衬底上与低电压晶体管中的第二穿通阻断区同时形成所述器件的漏极延伸区。
11.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区具有第一导电类型；且其中所述第一穿通阻断区具有与第一导电类型相反的第二导电类型。
12.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区是n型的；且其中所述第一穿通阻断区是p型的。
13.如权利要求1所述的器件，其中，源极区、漏极区、和漏极延伸区是p型的；且其中所述第一穿通阻断区是n型的。
14.如权利要求13所述的器件，进一步包括：n型隔离区，其分离漏极延伸区与衬底。
15.如权利要求1所述的器件，进一步包括：
侧向鳍，横越所述半导体鳍且耦合到体接触。
16.如权利要求15所述的器件，进一步包括在所述侧向鳍的至少部分之下的第二穿通阻断区。
17.如权利要求16所述的器件，其中，所述第二穿通阻断区具有与第一穿通阻断区相同的导电类型。
18.如权利要求1所述的器件，其中，所述第一区域是所述半导体鳍的上区域，且所述第二区域是所述半导体鳍的下区域。
19.一种被布置在半导体衬底上的电路，包括：
半导体鳍，被布置在半导体衬底之上且在源极区和漏极区之间侧向延伸；
浅沟槽隔离（STI）区，侧向包围所述半导体鳍的下部，其中所述半导体鳍的上部保留在STI区的上表面之上；
栅极电极，横越在所述半导体鳍之上以在栅极电极之下在半导体鳍中定义沟道区；
本征或轻掺杂半导体区，在栅极电极和漏极区之间在所述半导体鳍的上部中；
穿通阻断区，在源极区和沟道区之间在所述半导体鳍的下部中；以及
漏极延伸区，在沟道区和漏极区之间在所述半导体鳍的下部中；
其中所述下部和浅沟槽隔离区在与STI区的表面垂直的方向上具有相同的厚度。
20.一种制造电路结构的方法，包括：
在半导体衬底之上形成浅沟槽隔离（STI）区；
形成具有由STI区的表面定义的第一部分和第二部分的半导体鳍；
通过使用具有第一导电类型的第一注入来在所述半导体鳍的第二部分中形成漏极延伸区；
在所述半导体鳍之上形成栅极电介质；
形成横越在所述栅极电介质以及所述半导体鳍之上的栅极电极以在所述半导体鳍的第一部分中定义沟道区；以及
在所述半导体鳍的第一部分中形成都具有所述第一导电类型的源极区和漏极区；
其中所述第二部分和浅沟槽隔离区在与STI区的表面垂直的方向上具有相同的厚度。
21.如权利要求20所述的方法，其中，形成漏极延伸区包括在电路结构上同时形成用于低电压晶体管的穿通阻断区。
22.如权利要求20所述的方法，进一步包括：
用具有第二导电类型的第二注入在所述半导体鳍的第二部分中形成穿通阻断区。
23.如权利要求22所述的方法，其中，形成穿通阻断区包括：
在所述半导体鳍的上表面之上提供第一掩模；
在所述第一掩模之上提供具有对应于所述穿通阻断区的开口的第二掩模；以及
朝向所述电路结构引导所述第二注入的离子，以形成穿通阻断区。
24.如权利要求23所述的方法，其中，所述第二注入的离子偏出STI区穿过所述半导体鳍的侧壁以形成穿通阻断区。
25.如权利要求23所述的方法，其中，形成漏极延伸区包括：
移除所述第二掩模；
在移除第二掩模后，在所述第一掩模之上提供第三掩模，其中，所述第三掩模包括对应于所述漏极延伸区的开口；以及
朝向所述电路结构引导所述第一注入的离子以形成漏极延伸区。
26.如权利要求25所述的方法，其中，所述第三掩模包括对应于电路结构上用于低电压晶体管的穿通阻断注入区的开口。
27.如权利要求25所述的方法，其中，形成漏极延伸区包括使所述第一注入的离子偏出STI区穿过所述半导体鳍的侧壁。
28.如权利要求20所述的方法，其中，形成漏极延伸区包括使所述第一注入的离子偏出STI区穿过所述半导体鳍的侧壁。
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