DE102009038731A1 - Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements - Google Patents

Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements Download PDF

Info

Publication number
DE102009038731A1
DE102009038731A1 DE102009038731A DE102009038731A DE102009038731A1 DE 102009038731 A1 DE102009038731 A1 DE 102009038731A1 DE 102009038731 A DE102009038731 A DE 102009038731A DE 102009038731 A DE102009038731 A DE 102009038731A DE 102009038731 A1 DE102009038731 A1 DE 102009038731A1
Authority
DE
Germany
Prior art keywords
semiconductor
dopant
zones
conductivity type
doped
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102009038731A
Other languages
English (en)
Other versions
DE102009038731B4 (de
Inventor
Franz Dr. Hirler
Holger Dr. Kapels
Anton Dr. Mauder
Michael Dr. Rüb
Armin Willmeroth
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of DE102009038731A1 publication Critical patent/DE102009038731A1/de
Application granted granted Critical
Publication of DE102009038731B4 publication Critical patent/DE102009038731B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

Ein Halbleiterbauelement weist ein Zellenfeld mit Driftzonen eines ersten Leitungstyps und Ladungsträgerkompensationszonen eines zweiten, zu dem ersten Leitungstyp komplementären Leitungstyps auf. Ein Randbereich, der das Zellenfeld umgibt, besitzt eine höhere Sperrspannungsfestigkeit als das Zellenfeld, wobei der Randbereich ein oberflächennahes undotiertes bis schwächer als die Driftzonen dotiertes Gebiet aufweist, unter dem zumindest eine vergrabene, sich vertikal erstreckende, komplementär dotierte Zone angeordnet ist.

Description

  • Hintergrund
  • Ein Halbleiterbauelement kann ein Zellenfeld mit Driftzonen eines ersten Leitungstyps und Ladungsträgerkompensationszonen eines zweiten, zu dem ersten Leitungstyp komplementären Leitungstyps aufweisen. Das Zellenfeld ist von einem Randbereich umgeben, der eine höhere Sperrspannungsfestigkeit als das Zellenfeld besitzt.
  • Für das Erreichen einer hohen Avalanchefestigkeit derartiger Halbleiterbauelemente mit Ladungsträgerkompensationsstruktur bedeutet die höhere Sperrspannungsfestigkeit des Randbereichs gegenüber dem Zellenfeld, dass der Durchbruch zuerst im Zellenfeld stattfindet und ein höherer Strom wegen der größeren durchflossenen Fläche des Zellenfeldes gegenüber der Fläche des Randbereichs in dem Halbleiterbauelement geführt werden kann, ohne dass das Halbleiterbauelement beschädigt wird. Beim Durchbruch eines Schalters mit einem derartigen Halbleiterbauelement wird dann der Laststrom über mit Lawinenmultiplikation generierte Ladungsträgerpaare weitergeführt. Diese Ladungsträger fließen mit Sättigungsdriftgeschwindigkeit durch die sperrende Raumladungszone im aktiven Gebiet des Halbleiters und führen dabei zu einer Änderung des elektrischen Feldverlaufs.
  • Bei Halbleiterbauelementen mit säulenförmigen Ladungsträgerkompensationszonen werden die durch Avalanche bzw. Lawinenmultiplikation generierten Ladungsträger durch das elektri sche Querfeld der Säulen getrennt und die Löcher fließen durch die p-Säulen in Richtung Source, während die Elektronen im n-Gebiet in Richtung Drain fließen. Durch die oben erwähnte Änderung des elektrischen Feldverlaufs entstehen im Halbleiterchip Hochfeldzonen, die bei hinreichend hohen Stromdichten jedoch zu einer übermäßigen Trägergeneration führen und schließlich einen Zusammenbruch der Sperrspannung am Halbleiterbauelement verursachen. Dadurch können Schwingungen generiert werden, die bis zur Zerstörung des Bauelements führen können.
  • Um die höhere Sperrspannungsfestigkeit im Randbereich zu erreichen, kann in dem Randbereich eine Ladungsträgerkompensationsstruktur vorgesehen werden, bei der die Ladungsträgerkompensationszonen im Randbereich in einem kleineren Raster als im Zellenfeld, beispielsweise in einem halben Zellenfeldraster angeordnet sind. Damit ist, in Verbindung mit einer geeigneten Dotierstoffkonzentration der Driftzonen und der Ladungsträgerkompensationszonen, eine höhere Sperrfähigkeit des Randes im Vergleich zum Zellenfeld gewährleistet. Die beschriebenen Halbleiterbauelemente können beispielsweise über den lagenförmigen Aufbau mehrerer epitaktisch abgeschiedener Halbleiterschichten hergestellt werden, wobei in zumindest einige der Halbleiterschichten die Dotierung der Driftzonen und/oder der Ladungsträgerkompensationszonen über Öffnungen in Masken beispielsweise mittels Ionenimplantation eingebracht wird. Allerdings treten bei einer Verringerung des Rastermaßes der Ladungsträgerkompensationszonen und der damit verbundenen Verringerung der Maskenöffnungen Genauigkeitsschwankungen der Kompensationsdotierung z. B. über Schwankungen der Abmessungen des Lackes der Implantationsmasken im Randbereich auf, so dass das Dotierstoffniveau begrenzt ist.
  • Im Bereich des aktiven Zellenfeldes können darüber hinaus Ladungskompensationssäulen und Driftzonensäulen mit variabler Dotierung vorgesehen werden, bei der im Sperrfall gezielt elektrische Feldspitzen dort erzeugt werden, bei denen durch Avalanche generierte Ladungsträger zunächst durch Gebiete mit geringer Feldstärke fließen, so dass die Änderung des elektrischen Feldes nicht zu einer sofortigen Generation sekundärer Ladungsträger durch Avalanche führt, wodurch oben beschriebene Oszillationen und/oder der Zusammenbruch der Sperrspannung vermieden werden. Erst bei relativ hohen Stromdichten tragen diese Gebiete zu einer weiteren Generation von Ladungsträgern bei. Jedoch muss durch die variable Dotierung der Säulen von dem dadurch entsprechend welligeren elektrischen Feld auf einen Teil der Sperrfähigkeit des Bauelements verzichtet werden. Das bedeutet, dass sowohl die Sperrfähigkeit als auch der Einschaltwiderstand nicht optimal bei diesen Maßnahmen zur Erhöhung der Avalanchefestigkeit ausgenutzt werden können.
  • Aufgabe der Erfindung ist es, ein Halbleiterbauelement und ein Verfahren zur Herstellung eines Halbleiterbauelements anzugeben, die die genannten Nachteile überwinden. Diese Aufgabe wird mit dem Gegenstand der unabhängigen Ansprüche gelöst. Vorteilhafte Weiterbildungen ergeben sich aus den abhängigen Ansprüchen.
  • In einer Ausführungsform weist ein Halbleiterbauelement einen Halbleiterkörper, der Ladungsträgerkompensationsstrukturen besitzt, auf. Das Halbleiterbauelement hat ein Zellenfeld mit Driftzonen des ersten Leitungstyps und Ladungsträgerkompensationszonen eines zweiten, zu dem ersten Leitungstyp komplementären Leitungstyps. Ein Randbereich umgibt das Zellenfeld, wobei der Randbereich ein oberflächennahes undotiertes bis schwächer als die Driftzonen dotiertes Gebiet des ersten Leitungstyps aufweist, unter dem zumindest eine vergrabene, sich vertikal erstreckende, komplementär dotierte Zone mit dem zweiten Leitungstyp angeordnet ist.
  • Ausführungsformen der Erfindung werden nun mit Bezug auf die beigefügten Figuren beschrieben. Die einzelnen Elemente der Figuren müssen nicht notwendigerweise maßstäblich zueinander sein. Komponenten mit ähnlichen Funktionen werden mit den gleichen Bezugszeichen versehen.
  • Kurze Figurenbeschreibung
  • 1 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement.
  • 2 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement.
  • 3 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterwafers.
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 3 mit aufgebrachter Epitaxieschicht für eine vergrabene Feldstopzone.
  • 5 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer gemäß 4 nach Aufbringen einer ersten Epitaxieschicht für eine Ladungsträgerkompensationsstruktur und nach Einbringen von ersten Dotierstoffdepots.
  • 6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 5 nach Aufbringen einer weiteren Epitaxieschicht und Einbringen weiterer Dotierstoffdepots.
  • 7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 6 nach Aufbringen einer weiteren Epitaxieschicht und Einbringen weiterer Dotierstoffdepots.
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 7 Aufbringen einer undotierten bis schwachdotierten Epitaxieschicht und nach Aufbringen einer Randabdeckung.
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 8 nach Aufbringen einer Maskierungsschicht mit Fenstern und nach Einbringen von weiteren Dotierstoffdepots.
  • 10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 9 nach Aufbringen einer undotierten bis schwachdotierten Epitaxieschicht und Abdeckung eines Randbereichs der Epitaxieschicht.
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 10 nach Aufbringen einer Maskierungsschicht für das Einbringen weiterer Dotierstoffdepots.
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 11 nach Aufbringen ei ner undotierten bis schwachdotierten Epitaxieschicht und nach Abdecken des Randbereichs der Epitaxieschicht.
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 12 nach Aufbringen einer Maskierungsschicht mit Fenstern zum Einbringen von Dotierstoffdepots für Bodyzonen.
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 13 nach einem Diffusionsprozess.
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 14 nach Einbringen einer VLD-Struktur im Randbereich.
  • 16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 15 nach Fertigstellen eines Halbleiterbauelements in einer Halbleiterchipposition des Halbleiterwafers.
  • Detaillierte Beschreibung
  • 1 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterbauelements 1. Der Teilbereich zeigt den Übergang von einem Randbereich 7, der von einer Halbleiterchipkante 10 bis zu einem Zellenfeld 4 reicht, das von dem Randbereich 7 umgeben ist. Von dem Zellenfeld 4 mit Ladungsträgerkompensationsstruktur sind lediglich zwei Ladungsträgerkompensationszonen 3 mit dazwischen angeordneten Driftzonen 6 in einem Zellenfeldrastermaß 11 gezeigt. Diese Ladungsträgerkompensationszonen 3 werden mit Hilfe einer Multiepitaxietechnologie hergestellt.
  • 1 zeigt einen MOS-Feldeffekttransistor mit einer lateralen Gatestruktur 29. In einer nicht gezeigten Ausführungsform werden andere Halbleiterbauelemente mit Ladungsträgerkompensationsstruktur bereitgestellt, wie beispielsweise MOS-Feldeffekttransistoren mit Trenchgatestruktur, IGBT-Strukturen (insulated gate bipolar transistor) und/oder Leistungsdioden mit Ladungsträgerkompensationsstruktur.
  • Im Randbereich 7 werden die gleichen Ladungsträgerkompensationszonen bei einer Multiepitaxietechnologie vorgesehen. Um jedoch sicherzustellen, dass die Sperrspannungsfestigkeit im Randbereich 7 höher ist als im Zellenfeld 4, kann für den Randbereich 7 ein kleineres Rastermaß für die säulenförmigen Ladungsträgerkompensationszonen 3 vorgesehen werden.
  • Derartige Verkleinerungen des Rastermaßes für die Ladungsträgerkompensationszonen im Randbereich 7 haben wie oben erwähnt ihre Grenzen, die mit der in 1 gezeigten Ausführungsform überwunden werden, so dass, wie 1 zeigt, das Zellenfeldrastermaß 11 auch im Randbereich 7 nahezu beibehalten werden kann. Die Ladungsträgerkompensationszonen 3 im Randbereich 7 sind vergrabene Zonen 9 in den unteren Epitaxieschichten 20, 21 und eventuell 22 und sind nicht bis in die oberen Epitaxieschichten 23, 24 und 30 durchgebildet. Vielmehr weisen die oberen Epitaxieschichten 23, 24 und 30 einen Randbereich 7 auf, der beim Epitaxiewachstum entweder vollständig undotiert bleibt und damit eine minimale intrinsische Ladungsträgerkonzentration aufweist oder mindestens schwächer dotiert ist als die zwischen den Ladungsträgerkompensationszonen 3 im Zellenbereich angeordneten Driftzonen 6. Undotiert bzw. minimale intrinsische Ladungsträgerkonzentration kann in diesem Zusammenhang auch bedeuten, dass keine bewusste Dotierung während der epitaktischen Abscheidung erzeugt wird, sondern eine Donator- und/oder Akzeptordotierung entsprechend des Zustands der Epitaxieanlage, des verwendeten Prozessgases und/oder des Halbleiterwafers erzeugt wird. Die tatsächliche Ladungsträgerkonzentration kann somit um bis zu einige Größenordnungen höher sein als die intrinsische Ladungsträgerkonzentration des Halbleitermaterials.
  • Das Halbleiterbauelement gemäß 1 stellt unterschiedliche Kompensationsmethoden über die Tiefe des Halbleiterkörpers 5 bereit, um die beiden Bestandteile Rand 7 und Zellenfeld 4 des Halbleiterbauelements 1 hinsichtlich Sperrfähigkeit, Avalanchefestigkeit und Durchlasswiderstand zu optimieren. Ein niedrig dotiertes bis undotiertes Gebiet 8 wird so gleichförmig wie möglich im oberen Teil des Randbereichs 7 bereitgestellt, damit im Sperrfall keine weiteren elektrischen Feldspitzen im Randbereich auftreten, welche zu Frühdurchbrüchen und damit zu vorzeitigem Avalanchedurchbruch im Randbereich führen könnten. Weiter beabstandet von der Halbleiteroberfläche und damit vergraben in dem Halbleiterkörper 5 ist die Dotierstoffverteilung unkritischer, so dass hier die im Zellenfeld 4 übliche Struktur der Ladungsträgerkompensationszonen 3 beibehalten werden kann.
  • Der obere Teil, d. h. jener Teil, welcher bei der Herstellung eines Kompensationsbauelements in Aufbautechnik bzw. Multiepitaxietechnologie beispielsweise oberhalb eines Feldstärkemaximums, das etwa bei einer mittleren Epitaxieschicht 22 auftritt, angeordnet ist, weist im aktiven Zellenfeld 4 und im Randbereich 7 undotierte Epitaxieschichten bzw. teilweise dotierte Epitaxieschichten 23, 24 und 30 auf. Im aktiven Zel lenfeld 4 kann dann die n-Dotierung für die Driftzonen 6 überwiegend durch eine maskierte Implantation erfolgen, welche die Randbereiche 4 ausspart. Die p-Dotierung wird im Randbereich 7 in dem oberen Teil ebenfalls maskiert, so dass in den oberen Epitaxieschichten 23, 24 und 30 keine Ladungsträgerkompensationszonen gebildet werden.
  • Im unteren Bereich des Randebereichs 7 ist die Welligkeit der elektrischen Feldstärke, die aufgrund der Multiepitaxietechnologie entsteht, unkritischer, weshalb im Randbereich 7 in den unteren Epitaxieschichten 20 und 21 sowohl n- als auch p-Dotierungen eingebracht werden können. Dabei ist es unerheblich, dass die p-Ladungsträgerkompensationszonen bzw. die p-Wände im unteren Teil des Randbereiches 7 vergraben und damit nicht an das Sourcepotential angeschlossen sind, sondern vielmehr floatend im Randbereich 7 vorhanden sind. Damit entladen sich die vergrabenen Zonen 9 beim Einschalten des Halbleiterbauelements nur über thermisch generierte Ladungsträger, da im Randbereich 7 kein nennenswerter Stromfluss stattfindet und somit die Raumladungszonen um die floatenden, vergrabenen p-Zonen 9 keine entscheidende Rolle spielen.
  • Die Sperrfähigkeit solcher floatender p-Ladungskompensationsgebiete 9 ist genauso gegeben wie die der Ladungsträgerkompensationszonen 3, die an Source angeschlossen sind. Bei dem in 1 gezeigten Halbleiterbauelement 1 ist im Randbereich 7 in Oberflächennähe eine Randstruktur mit variabler lateraler Dotierstoffkonzentration 14 (VLD-Struktur) des komplementären zweiten Leitungstyps vorgesehen. Mit derartigen VLD-Strukturen 14 kann eine besonders hohe Sperrfähigkeit des Randbereichs 7 realisiert werden, besonders wenn sie in dem niedrig dotierten bis undotierten Gebiet 8 bereitgestellt werden.
  • Die Dotierstoffdosis der VLD-Strukturen, d. h. die integrale Dotierstoffkonzentration in vertikaler Richtung, integriert von der Oberfläche der VLD-Struktur bis zu dem pn-Übergang an der Unterseite der VLD-Struktur, variiert in lateraler Richtung und nimmt in Richtung auf den Halbleiterchiprand hin ab.
  • Wenn die VLD-Struktur lateral an hoch dotierte Gebiete wie beispielsweise Bodyzonen angrenzt, ist die Dotierstoffdosis der VLD-Struktur an der Grenze zu den hoch dotierten Gebieten typischerweise im Bereich der Durchbruchsladung, die in Silizium ungefähr 1,3·1012 cm–2 bis 3·1012 cm–2 ist, oder höher. In Richtung auf den Halbleiterchiprand hin nimmt die Dotierstoffdosis der VLD-Struktur ab und ist am randseitigen Ende der VLD-Struktur deutlich kleiner als die Durchbruchsladung.
  • In der gezeigten Ausführungsform wird die laterale Abnahme der Dotierstoffdosis der VLD-Struktur durch ein p-dotiertes Gebiet bereitgestellt, welches in Richtung auf den Halbleiterchiprand hin vertikal stetig geringer in den Halbleiterkörper 5 hineinreicht. In einigen Ausführungsformen ist die Tiefe der VLD-Struktur im Wesentlichen konstant und die laterale Abnahme der Dotierstoffdosis der VLD-Struktur wird durch eine in lateraler Richtung abnehmende Dotierstoffkonzentration bereitgestellt, beispielsweise wenn die Eindringtiefe im wesentlichen konstant ist.
  • In der gezeigten Ausführungsform ist die laterale Abnahme der Dotierstoffdosis der VLD-Struktur stetig verlaufend. In anderen Ausführungsformen kann die laterale Abnahme der Dotierstoffdosis der VLD-Struktur stufenartig, linear oder gemäß einer berechneten Verteilung sein oder kann eine Kombination der vorgenannten Optionen sein.
  • Durch das Bereitstellen der VLD-Struktur kann die Raumladungszone bis zu der oberseitigen Oberfläche 34 des Halbleiterkörpers 5 in Richtung auf den Halbleiterchiprand hin bei abnehmenden Werten der Sperrspannung durchgreifen. Dadurch können im Sperrfall Spitzen im elektrischen Feldstärkeverlauf vermieden und eine hohe Sperrfähigkeit des Halbleiterbauelements erreicht werden.
  • Die VLD-Struktur kann beispielsweise hergestellt werden, indem eine Maskierungsschicht auf der vorderseitigen Oberfläche 34 des Halbleiterkörpers 5 bereitgestellt wird, die sich von der äußersten Bodyzone des Zellenfeldes in Richtung auf den Halbleiterchiprand hin erstreckt, wobei die Maskierungsschicht Öffnungen beinhaltet, die in Richtung auf den Halbleiterchiprand hin kontinuierlich kleiner werden, und Dotierstoffdepots über die Maskierungsschicht mittels beispielsweise Ionenimplantation eingebracht werden. Der Prozess des Einbringens der Dotierstoffdepots kann eine Mehrzahl von Maskierungsprozessen und Implantationsprozessen beinhalten. In einem weiteren Prozess werden die eingebrachten Dotierstoffdepots zusammendiffundiert. Falls die Auflösung der Maskierungstechnik hoch genug ist, kann zumindest ein Implantationsprozess durch die Implantation der Bodyzonen bereitgestellt werden.
  • Das in 1 gezeigte Halbleiterbauelement 1 ist auf einem Substrat 17 aufgebaut, das verglichen mit den durch Epitaxie entstehenden Driftzonen 6 eine hohe Dotierung eines n++-leitenden ersten Leitungstyps aufweist. Die Unterseite 18 dieses Substrats 17 weist eine Metallisierung 35 für den Anschluss einer Drain D des Halbleiterbauelements 1 auf. Auf der Oberseite 26 des Substrats 17 ist eine Epitaxieschicht 19 angeordnet, deren Dotierstoffkonzentration typischerweise niedriger ist als die Dotierstoffkonzentration der nachfolgenden Epitaxieschichten der Driftzonen 6 und der Dotierstoffkonzentration des Substrats 17. Die Epitaxieschicht 19 bildet somit eine laterale vergrabene Feldstopzone 13 mit einem n–-leitenden ersten Leitungstyp.
  • In den nachfolgenden zwei Epitaxieschichten 20 und 21 sind sowohl im Zellenbereich 4 als auch im Randbereich 7 entsprechende Ladungsträgerkompensationszonen eines zweiten, zu dem ersten Leitungstyp komplementären Leitungstyp vorgesehen, die in dieser Ausführungsform etwa das gleiche Rastermaß 11 aufweisen. Diese vergrabenen Zonen 9 des zweiten Leitungstyps können auch in einem geringeren Rastermaß angeordnet werden. Da im aktiven Zellenfeld 4 mit der mittleren Epitaxieschicht 22 ein Feldstärkemaximum bei angeschlossenem Halbleiterbauelement auftritt, unterscheidet sich von dort an die Kompensationsstruktur des Zellenbereichs im Vergleich zur Struktur des Randbereichs 7.
  • Für den Randbereich 7 und das Zellenfeld 4 werden nun Epitaxieschichten 23, 24 und 30 aufgebracht, die schwach- bis undotiert sind und im Zellenbereich 7 anschließend mit entsprechenden Dotierstoffen zur Ausbildung von Ladungsträgerkompensationsstrukturen dotiert werden, während bei diesen Vorgängen, also während der Implantation von p- und n-Dotierstoffen im Zellenbereich 4, der Randbereich 7 abgedeckt wird und vor einer weiteren Dotierung geschützt wird, so dass sich das in 1 gezeigte un- bzw. schwachdotierte Gebiet 8 bildet.
  • In die oberste Epitaxieschicht 30 können dann die Anschlussstrukturen wie Bodyzonen 15 mit komplementärem Leitungstyp, teilweise auch wie hier gezeigt mit zwei Stufen der Dotierstoffkonzentration, nämlich p-leitend und p+-leitend, sowie die entsprechenden n+-leitenden Sourcezonen 28 des ersten Leitungstyps in hoher Konzentration eingebracht werden. Mit dem Einbringen der Bodyzonen kann gleichzeitig auch die oben erwähnte VLD-Struktur 14 realisiert werden, die zur Bodyzone hin und damit zum Zellenfeld 4 hin eine höhere Konzentration aufweist und die dann graduell und/oder stufenartig im Randbereich 7 zur Halbleiterchipkante 10 hin abnimmt.
  • Durch einen geeigneten Wechsel von strukturierten Oxidschichten oder Isolationsschichten im Wechsel mit strukturierten elektrisch leitenden Schichten wie Polysiliziumschichten und Metallschichten kann dann die oberseitige Oberfläche 34 des Halbleiterkörpers 5 mit einer lateralen Gatestruktur 29 und einer Sourcemetallisierung 36 strukturiert werden.
  • In einigen Ausführungsformen beinhaltet das niedrig dotierte bis undotierte Gebiet 8 mehr oder weniger Epitaxieschichten als die in 1 gezeigten Schichten 23, 24 und 30. Darüber hinaus kann das Halbleiterbauelement insgesamt mehr oder weniger Schichten beinhalten als die gezeigten Schichten 20 bis 24 und 30. Insbesondere kann das Halbleiterbauelement ohne eine lateral vergrabene Feldstopzone bereitgestellt werden.
  • 2 zeigt einen schematischen Querschnitt durch ein Halbleiterbauelement 2. Komponenten mit gleichen Funktionen wie in 1 werden mit gleichen Bezugszeichen gekennzeichnet und nicht extra erörtert. Der Unterschied zu dem in 1 gezeigten Halbleiterbauelement besteht darin, dass das Halbleiterbauelement 2 nicht nur eine vergrabene Feldstopzone 13, sondern auch eine nach oben zur oberseitigen Oberfläche 34 des Halbleiterkörpers 5 geführte laterale Feldstopzone 12 im Randbereich 7 entlang der Halbleiterchipkante 10 aufweist.
  • Dabei entspricht die Dotierung dieser Feldstopzone 12 der Dotierung der Driftzonen 6 im Zellenfeld 4, in dem eine angepasste Maskierung für den Randbereich 7 bei den Implantationen nach den Epitaxieschichten 23, 24 und 30 vorgesehen wird. Die Breite dieser Feldstopzone 12 kann, wie in 2 gezeigt, zumindest die Hälfte des Rastermaßes w des Zellenfeldes 4 sein, kann aber auch insbesondere unter Berücksichtigung der Positionierungstoleranz der Sägespur beim Vereinzeln der Chips deutlich größer werden. Die Herstellung einer derartigen lateralen Feldstopzone 12 kann die laterale Reichweite des elektrischen Feldes nahe der Oberfläche in Richtung auf den Halbleiterchiprahmen eines Halbleiterwafers begrenzen und kann in einfacher Form realisiert werden, indem die Maske für die n-Implantation den Randbereich 7 nur für das un- bzw. schwachdotierte Gebiet 8 abdeckt und für den Feldstopzonenbereich frei bleibt. Damit wird wie oben bereits erwähnt die gleiche Dotierung wie in den Driftzonen 6 des Zellenfeldes 4 erreicht.
  • Im Bereich des aktiven Zellenfeldes 4 kann oberhalb des Generationsbereichs der Ladungsträger im Avalanchefall das elektrische Feld in der p-Dotierung eine geringere Welligkeit aufweisen, weil bei Kompensationsgebieten die generierten Löcher über das herrschende Querfeld in die p-Gebiete gelenkt werden und dann zur Source abgeleitet werden. Hierbei ist es fertigungstechnisch sehr günstig, dass die n-Dotierung im Rand über eine Maske abgeschottet werden kann, weil diese Maske gleichzeitig zum Abschirmen der n-Dotierung in den p-dotierten Bereichen genutzt werden kann. Dadurch verbessert sich gleichzeitig auch das Prozessfenster und eine weitere Verkleinerung des Rastermaßes wird möglich.
  • Unterhalb dieses Generationsbereichs von Ladungsträgern im Avalanchefall, d. h. in der gezeigten Ausführungsform unterhalb der Epitaxieschicht 22, kann das elektrische Feld in den n-dotierten Bereichen im aktiven Zellenfeld 4 des Halbleiterchips eine geringe Welligkeit aufweisen, da die generierten Elektronen hier zur Drain D hin abfließen und die Elektronenladung analog zur Löcherladung das elektrische Feld beeinflusst. Eine geringe Welligkeit wird hier durch eine n-dotierte Epitaxie erreicht, welche über p-Gebiete im Zellenfeld und auch im Randbereich kompensiert werden kann.
  • Die Struktur der gezeigten Ausführungsform kann durch streifenförmige, überwiegend nicht überlappende n- und p-Kompensationsgebiete im oberen aktiven Bereich des Halbleiterkörpers 5 realisiert werden. Im unteren Bereich können hingegen im Zellenfeld die p-Gebiete als säulenförmige Ladungsträgerkompensationszonen ausgeführt werden, da diese in einer dotierten Epitaxieschicht das breiteste Prozessfenster hinsichtlich der Dotierungstoleranzen, d. h. die größte zulässige Differenz zwischen der Dotierstoffkonzentration in der Driftzone und der Dotierstoffkonzentration in der Ladungsträgerkompensationszone bei einer gegebenen minimalen Sperrfähigkeit des Halbleiterbauelements, besitzen. Darüber hinaus können im unteren Bereich des Halbleiterchips die Epitaxieschichten 20 und 21 entweder vollständig als dotierte Epitaxieschichten oder als teildotierte Epitaxieschichten abgeschieden werden, in die der Rest der erforderlichen n-Dosis der Epitaxieschicht durch Implantation eingebracht wird.
  • Bei dem hier gezeigten Randabschlussbereich können auch laterale Feldplatten auf dem Halbleiterkörper 5 und/oder Feldringe alleine oder in Kombination mit semiisolierenden oder elektroaktiven Schichten anstelle der VLD-Struktur 14 bereitgestellt werden, wobei jedoch typischerweise keine so hohe Sperrfähigkeit wie mit der in 1 und 2 gezeigten VLD-Struktur 14 erreicht werden kann. Die VLD-Struktur 14 kann zusätzlich mit Hilfe von Isolatoren und/oder elektroaktiven Schichten passiviert werden, um über die damit verbundene geringere Empfindlichkeit auf externe Ionen eine bessere Langzeitstabilität des Halbleiterbauelements zu gewährleisten. Die nachfolgenden 3 bis 16 erläutern die Verwendung unterschiedlicher Ladungskompensationsmethoden für den Randbereich 7 und das Zellenfeld 4 in Abhängigkeit von der Tiefe des Halbleiterkörpers.
  • 3 zeigt einen schematischen Querschnitt durch einen Teilbereich eines Halbleiterwafers 16. Die Dotierung des Halbleiterwafers 16 richtet sich nach dem herzustellenden Halbleiterbauelement. Für MOS-Feldeffekttransistoren ist das Halbleitersubstrat 17 des Halbleiterwafers n+ +-leitend und zeigt damit eine hohe Dotierung des ersten Leitungstyps, so dass nach Fertigstellung der Struktur des MOS-Feldeffekttransistors mit Ladungsträgerkompensationszonen die Rückseite 18 mit einer Metallschicht versehen werden kann, um die Drain D anzukoppeln.
  • Für IGBT-Bauelemente wird ein p+ +-leitendes Substrat mit einem zweiten, zu dem ersten Leitungstyp komplementären Leitungstyp typischerweise eingesetzt, und nach Fertigstellung des IGBT-Bauteils wird die Rückseite 18 metallisiert, so dass ein Rückseitenemitter angekoppelt werden kann. Die Oberseite 26 des Halbleiterwafers 16 ist präpariert, um eine möglichst defektfreie erste Epitaxieschicht aufzubringen, die für beide Halbleiterbauelementstrukturen sowohl für den MOS-Feldeffekttransistor als auch für das IGBT-Bauelement den ersten Leitungstyp jedoch mit geringerer oder gleicher Konzentration wie das Substrat 17 aufweist.
  • Für IGBT-Bauelemente kann das Substrat alternativ in einem oder mehreren weiteren Verfahrensschritten vollständig bis zu der Schicht 19 entfernt werden. In der Schicht 19 wird anschließend ein p-dotiertes Gebiet eingebracht und aktiviert. In diesem Fall ist das p+ +-leitende Gebiet 17 sehr dünn.
  • 4 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 3 mit aufgebrachter Epitaxieschicht 19, die in dieser Ausführungsform schwächer dotiert ist als das Substrat 17 und schwächer dotiert ist als die nachfolgenden Epitaxieschichten der hier dargestellten Multiexpitaxietechnologie. Mit dieser Epitaxieschicht 19 kann im Bauelement eine vergrabene vertikale Feldstopzone 13 bereitgestellt werden. Da die Epitaxieschicht 19 ohne Ladungsträgerkompensationszonen bereitgestellt wird, ist die effektive Dotierstoffkonzentration der Epitaxieschicht 19 typischerweise höher als die Dotierstoffkonzentration der Epitaxieschicht 20 und weiterer Schichten, die oberhalb der Epitaxieschicht 19 angeordnet sind, wobei die Dotierstoffkonzentration die Differenz zwischen der Dotierstoffkonzentration der Driftzonen und der Ladungsträgerkompensationszonen ist. Daher kann die Epitaxieschicht 19 trotz ihrer geringeren absoluten Dotierstoffkonzentration eine Feldstopzone bereitstellen.
  • 5 zeigt einen schematischen Querschnitt durch einen Halbleiterwafer 16 gemäß 4 nach Aufbringen einer ersten Epitaxieschicht 20 mit einem Dotierstoff des ersten Leitungs typs in einer Konzentration, die dem Driftzonenmaterial entspricht und höher ist als die Konzentration der Feldstopzone 13. In 5 ist bereits ein weiterer Verfahrensschritt durchgeführt, nämlich das Einbringen von ersten Dotierstoffdepots 27 des komplementären zweiten Leitungstyps für das Material der Ladungsträgerkompensationszonen. Diese Dotierstoffdepots 27 werden sowohl im Zellenfeld 4 als auch im Randbereich 7 angeordnet, wobei in dieser Ausführungsform die laterale Erstreckung w im Zellenfeld 4 und die laterale Erstreckung wR im Randbereich 7 nahezu gleich groß sind.
  • Eine Verminderung der lateralen Erstreckung wR im Randbereich 7 zur Verbesserung der Avalanchefestigkeit im Randbereich 7 ist auch hier möglich, jedoch ist aufgrund der Struktur des Randbereichs eine extreme Reduzierung nicht erforderlich, da wie bereits oben beschrieben nur in den unteren Epitaxieschichten Dotierstoffdepots 27 im Randbereich einzubringen sind und die Kompensationsmethoden oberhalb der im Halbleiterbauelement auftretenden maximalen Feldstärke geändert werden, wie die nachfolgenden 8 bis 14 zeigen.
  • 6 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 5 nach Aufbringen einer weiteren Epitaxieschicht 21 mit einer Störstellenkonzentration der Driftzonen und Einbringen weiterer Dotierstoffdepots 27, die auf die Dotierstoffdepots 27 der ersten Epitaxieschicht 20 ausgerichtet werden.
  • 7 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 6 nach Aufbringen einer weiteren Epitaxieschicht 22, welche die gleiche oder eine ähnliche Dotierstoffkonzentration der Driftzonen aufweist wie die Epitaxieschichten 21 und 20. Auch in 7 sind bereits weitere Dotierstoffdepots 27 des zweiten komplementären Leitungstyps in die Epitaxieschicht 22 eingebracht und oberhalb der bisher eingebrachten Dotierstoffdepots 27 der Epitaxieschichten 20 und 21 angeordnet.
  • 8 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 7 nach Aufbringen einer undotierten oder schwachdotierten Epitaxieschicht 23 und Aufbringen einer Randabdeckung 31. Eine derartige undotierte oder schwachdotierte Epitaxieschicht entsteht dadurch, dass beim Epitaxiewachstum keinerlei Dotierstoffe zugegeben werden. Es kann auch eine Teildotierung stattfinden, die jedoch weit unterhalb der Dotierstoffkonzentration der Driftzonen in der Epitaxieschicht 23 liegt.
  • Anschließend wird, wie 8 zeigt, der Randbereich 7 mit einer Abdeckschicht 31 versehen und in dem Bereich des nicht abgedeckten Zellenfeldes 4 werden Störstellen implantiert, die ein großflächiges Dotierstoffdepot 25 bilden und mit einer Ionenimplantationsdosis eingebracht werden, so dass für die Epitaxieschicht 23 eine Gesamtdotierstoffkonzentration erreicht werden kann, die der Dotierstoffkonzentration der Driftzonen im Zellenfeld 4 entspricht. Damit wird erreicht, dass der Randbereich 7 mit Hilfe der Abdeckschicht 31 undotiert oder nur schwachdotiert bleibt. Diese un- bzw. schwachdotierten Bereiche werden im Nachfolgenden als n––-leitend bezeichnet.
  • 9 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 8 nach Aufbringen einer Maskierungsschicht 32 mit Fenstern 33, die in ihrer flächigen Erstreckung den Dotierstoffdepots 27 in den vorher eingebrachten Epitaxieschichten 20, 21 und 22 entsprechen. Über diese Fenster 23 werden weitere Dotierstoffdepots 27 des komplementären Leitungstyps in das großflächige Dotierstoffdepot 25 des ersten Leitungstyps eingebracht.
  • 10 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 9 nach Aufbringen einer undotierten oder schwachdotierten Epitaxieschicht 24 und nach Abdeckung des Randbereichs 7 mit einer Randabdeckung 31. Danach kann, wie 10 zeigt, ein weiteres großflächiges Dotierstoffdepot 25 des ersten Leitungstyps durch Ionenimplantation im Zellenbereich 4 eingebracht werden, so dass für die Epitaxieschicht 24 eine Gesamtdotierstoffkonzentration erreicht werden kann, die der Dotierstoffkonzentration der Driftzonen im Zellenfeld 4 entspricht.
  • 11 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 10 nach Aufbringen einer Maskierungsschicht 32 mit Fenstern 33 für weitere flächig begrenzte Dotierstoffdepots 27 in die Epitaxieschicht 24 oder in das großflächige Dotierstoffdepot 25. Die Fenster 33 werden wieder nach den bereits erzeugten Dotierstoffdepots 27 der Epitaxieschichten 20, 21, 22 und 23 ausgerichtet.
  • 12 zeigt einen schematischen Querschnitt durch den Halbleiterwafer gemäß 11 nach Aufbringen einer undotierten bis schwachdotierten Epitaxieschicht 30 und Abdecken des Randbereichs mit einer Abdeckschicht 31. Anschließend ist, wie 12 zeigt, eine weiteres großflächiges Dotierstoffdepot 25 des ersten Leitungstyps im Zellenfeld 4 durch Ionenimplantation eingebracht. Nun kann erneut eine strukturierte Maskierungsschicht aufgebracht werden, wie es 13 zeigt.
  • 13 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 12 nach Aufbringen einer Maskierungsschicht 32 mit Fenstern 33 für Dotierstoffdepots 27, die in dieser Ausführungsform nicht für Ladungsträgerkompensationszonen vorbereitet werden, sondern für Bodyzonen eines MOS-Feldeffekttransistors. Die Epitaxieschicht 30 kann mit einer größeren Dicke versehen werden und die Bodyzonen oder die Vordotierstoffzonen für die Bodyzonen können mit etwas höherer Ionenenergie eingebracht werden. Nach Entfernen der Maskierungsschicht 32 kann anschließend der Halbleiterwafer einem Diffusionsprozess ausgesetzt werden.
  • 14 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 13 nach einem Diffusionsprozess. Durch den Diffusionsprozess breiten sich die Dotierstoffdepots 27 sowohl vertikal als auch lateral aus und bilden unterhalb der Bodyzonen 15 zusammenhängende Ladungsträgerkompensationszonen 3 im Zellenfeld 4, während im Randbereich 7 in den unteren Epitaxieschichten 20, 21 und 22 vergrabene, floatende Ladungsträgerkompensationszonen 9 entstehen. In den oberen Epitaxieschichten 23, 24 und 30 bildet sich aufgrund der Abdeckung des Randbereiches 7 ein un- bis schwachdotiertes Gebiet 8 aus, das eine deutlich höhere Sperrspannungsfestigkeit für den Randbereich gewährleistet, als dieses mit bisherigen im Randbereich vorgesehenen Ladungsträgerkompensationszonen mit geringerem Rastermaß als das Zellenfeld erreichbar ist.
  • Mit der Bildung der Bodyzonen kann auch in dem un- bis schwachdotierten Gebiet 8 eine weitere Verbesserung der Eigenschaften des Halbleiterbauteils durch Einbringen einer variablen, lateralen Dotierstoffstruktur, die nachfolgend gezeigt wird, geschaffen werden.
  • 15 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 14 nach Einbringen einer variablen, lateralen Dotierstoffstruktur 14 im Randbereich 7 des Halbleiterbauelements. Die Eigenschaften einer derartigen VLD-Struktur wurden bereits oben erörtert, so dass an dieser Stelle auf eine Wiederholung verzichtet werden kann. Die Störstellen dieser VLD-Struktur können mit der Ionenimplantation der Störstellen der Bodyzonen 15 eingebracht werden, wenn die oberseitige Oberfläche 34 des Halbleiterkörpers 5 entsprechend vorbereitet wurde.
  • Ein weiterer Unterschied zu 14 kann im in 15 gezeigten äußersten Randbereich gesehen werden, da dort zur Halbleiterchipkante 10 hin die Randabdeckung, wie sie in den 8, 10 und 12 gezeigt wird, in einem schmalen Bereich nicht die jeweiligen Epitaxieschichten 23, 24 und 30 abgedeckt hat. Somit bildet sich dort eine vertikale Feldstopzone 12 mit einer Störstellenkonzentration der Driftzonen 6 aus. Diese vertikale Feldstopzone 12 kann in eine Breite von mindestens 0,5·w, d. h. das halben Zellenfeldrastermaß 11, aufweisen.
  • 16 zeigt einen schematischen Querschnitt durch den Halbleiterwafer 16 gemäß 15 nach Fertigstellen eines Halbleiterbauelements 2 mit einer Chipkante 10, die durch Auftrennen des Halbleiterwafers 16 in einzelne Halbleiterchips entsteht. Der Aufbau und die Struktur des Halbleiterbauelements der 16 entspricht der 2 und stellt die Einzelheiten des Halbleiterbauelements 2 dar.
  • Die Verfahrensschritte, um diese Struktur zu erreichen, sind einerseits die Strukturierung der oberseitigen Oberfläche 34 des Halbleiterkörpers 5 mit einer in die Bodyzone 15 eingebrachten erhöhten Dotierstoffkonzentration des zweiten Leitungstyps, so dass diese Zone innerhalb der Bodyzone 15 p+-leitend wird. Ferner wird durch Ionenimplantation eine Sourcezone 28 innerhalb der Bodyzone 15 an der oberseitigen Oberfläche 34 des Halbleiterkörpers hergestellt, die n+-leitend ist und nach Herstellen einer beispielsweise lateralen Gatestruktur 29 mittels einer Sourcemetallisierung 36 angekoppelt wird.
  • Abschließend kann der Halbleiterwafer gedünnt werden und die Rückseite 18 mit einer Drainmetallisierung 35 großflächig beschichtet werden, bevor der Halbleiterwafer in einzelne Halbleiterchips aufgetrennt wird.

Claims (18)

  1. Halbleiterbauelement mit Ladungsträgerkompensationsstruktur in einem Halbleiterkörper aufweisend: – ein Zellenfeld mit Driftzonen eines ersten Leitungstyps und Ladungsträgerkompensationszonen eines zu dem ersten Leitungstyp komplementären Leitungstyps; – einen Randbereich, der das Zellenfeld umgibt; wobei der Randbereich ein oberflächennahes Gebiet aufweist, das undotiert bis schwächer als die Driftzonen dotiert ist, und wobei unter dem oberflächennahen Gebiet zumindest eine vergrabene, sich vertikal erstreckende, komplementär dotierte Zone angeordnet ist.
  2. Halbleiterbauelement nach Anspruch 1, wobei sich das oberflächennahe Gebiet lateral bis an eine Halbleiterchipkante des Halbleiterkörpers erstreckt.
  3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei ein laterales Rastermaß der zumindest einen vergrabenen komplementär dotierten Zone in dem Randbereich geringer ist als eine Schrittweite der Ladungsträgerkompensationszonen in dem Zellenfeld.
  4. Halbleiterbauelement nach Anspruch 1, wobei sich das oberflächennahe Gebiet lateral beabstandet von einer Halbleiterchipkante bis an eine Feldstopzone erstreckt.
  5. Halbleiterbauelement nach Anspruch 4, wobei die Feldstopzone eine Dotierstoffkonzentration der Driftzonen aufweist.
  6. Halbleiterbauelement nach Anspruch 4 oder Anspruch 5, wobei die Feldstopzone zur Halbleiterchipkante hin mindestens eine laterale Erstreckung eines halben Rastermaßes des Zellenfeldes aufweist.
  7. Halbleiterbauelement nach einem der Ansprüche 1 bis 6, wobei sich vertikal an die Driftzonen im Halbleiterkörper eine vergrabene Feldstopzone anschließt, die bei gleichem Leitungstyp geringer als die Driftzone dotiert ist.
  8. Halbleiterbauelement nach einem der Ansprüche 1 bis 7, wobei eine variable laterale Dotierstoffstruktur (VLD-Struktur) in einem Übergangsreich von dem Zellenfeld zu dem Randbereich angeordnet ist.
  9. Halbleiterbauelement nach Anspruch 8, wobei die variable laterale Dotierstoffstruktur einen komplementären Leitungstyp aufweist.
  10. Halbleiterbauelement nach Anspruch 8 oder Anspruch 9, wobei die variable laterale Dotierstoffstruktur zu dem Zellenfeld hin eine höhere Dotierstoffkonzentration aufweist als zu dem Randbereich hin.
  11. Halbleiterbauelement nach einem der Ansprüche 8 bis 10, wobei die variable laterale Dotierstoffstruktur zu dem Zellenfeld hin in Bodyzonen des Zellenfeldes hineinragt.
  12. Halbleiterbauelement nach einem der Ansprüche 8 bis 11, wobei sich eine Raumladungszone zumindest in Teilen der VLD-Struktur bis an die oberseitige Oberfläche des Halbleiterkörpers bei anliegender Sperrspannung erstreckt.
  13. Verfahren zur Herstellung eines Halbleiterbauelements mittels eines Multiepitaxieverfahrens, wobei das Verfahren folgende Verfahrensschritte aufweist: – Ausbilden erster Epitaxieschichten mittels ersten Ionenimplantationsmasken, die gleichbleibende erste Strukturen aufweisen; – Ausbilden von mittleren bis oberen Epitaxieschichten mittels unterschiedlicher zweiter Strukturen; wobei ein Randbereich mit vergrabenen Ladungsträgerkompensationszonen in den ersten Epitaxieschichten hergestellt wird und ein Randbereich mit einem undotierten oder schwachdotierten Gebiet in den mittleren bis oberen Epitaxieschichten hergestellt wird.
  14. Verfahren nach Anspruch 13, weiterhin aufweisend: a) Bereitstellen eines Halbleiterwafers als Halbleitersubstrat mit einer rückseitigen Substratoberfläche und einer vorderseitigen Substratoberfläche und einer Dotierstoffkonzentration; b) Aufbringen der ersten Epitaxieschicht, wobei die erste Epitaxieschicht einen ersten Leitungstyp mit einer schwächeren Dotierstoffkonzentration als das Halbleitersubstrat besitzt; c) maskiertes Einbringen von Dotierstoffdepots eines zweiten, zu dem ersten Leitungstyp komplementären Leitungstyps für Ladungsträgerkompensationszonen in einem Zellenfeld mit einem vorgegebenen Zellenrastermaß und von Dotierstoffdepots eines das Zellenfeld umgebenden Randbereichs mit einem geringeren Rastermaß als das Zellenfeldrastermaß innerhalb einzelner Halbleiterchippositionen des Halbleiterwafers; d) Wiederholen der Schritte b) und c) in substratnahen Bereichen; e) Aufbringen der zweiten Epitaxieschicht, wobei die zweite Epitaxieschicht eine undotierte oder schwachdotierte Epitaxieschicht ist, die schwächer dotiert ist als die ersten Epitaxieschichten in substratnahen Bereichen; f) maskiertes Einbringen von Dotierstoffdepots für Ladungsträgerkompensationszonen des komplementären zweiten Leitungstyps in dem Zellenfeld; g) maskiertes Einbringen von Dotierstoffdepots für Driftzonen des ersten Leitungstyps in dem Zellenfeld unter mindestens teilweiser Maskierung des Randbereichs zur Beibehaltung eines Randgebietes mit un- oder schwachdotierter Epitaxieschicht in Nähe der vorderseitigen Oberfläche des Halbleiterkörpers; h) Wiederholen der Schritte e) bis g) in oberflächennahen Bereichen des Halbleiterkörpers; i) Diffundieren der Dotierstoffdepots zu vertikalen ineinander greifenden Bereichen gleichen Leitungstyps; und j) Fertigstellen des Halbleiterwafers durch das Aufbringen einer ersten und einer zweiten Elektrode in Halbleiterchippositionen nach Herstellen von Sourcezonen, Bodyzonen und Gatestrukturen in dem Zellenfeld und Randstrukturen in dem Randbereich.
  15. Verfahren nach Anspruch 13 oder Anspruch 14, wobei das in dem Randbereich oberflächennahe undotierte bis schwächer als die Driftzonen dotierte Gebiete durch maskierte Abdeckung während des Einbringens der Dotierstoffdepots mittels Ionenimplantation vor einem Eindringen von Dotierstoff geschützt wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15, wobei eine Feldstopzone zwischen der Halbleiterchipkante und dem oberflächennahen Gebiet gleichzeitig mit dem Einbringen von Dotierstoffdepots für Driftzonen des ersten Leitungstyps hergestellt wird.
  17. Verfahren nach einem der Ansprüche 13 bis 16, wobei auf das Halbleitersubstrat eine erste Epitaxieschicht aufgebracht wird, die beim Aufwachsen der Epitaxieschicht mit einer Dotierstoffkonzentration einer vergrabenen Feldstopzone dotiert wird.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei für eine variable laterale Dotierstoffstruktur (VLD-Struktur) in einem Übergangsbereich von dem Zellenfeld zu dem Randbereich eine ionenimplantationshemmende Maske in dem Bereich der VLD-Struktur aufgebracht wird und dann ein Dotierstoff des zweiten Leitungstyps gleichzeitig mit der Bodyzonen-Implantation ionenimplantiert wird, wobei die ionenimplantationshemmende Wirkung der Maske zu dem Zellenfeld hin graduell und/oder stufenartig abnimmt.
DE102009038731.5A 2008-09-30 2009-08-27 Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements Active DE102009038731B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/241,985 2008-09-30
US12/241,985 US8716792B2 (en) 2008-09-30 2008-09-30 Semiconductor device with a charge carrier compensation structure and method for the production of a semiconductor device

Publications (2)

Publication Number Publication Date
DE102009038731A1 true DE102009038731A1 (de) 2010-07-01
DE102009038731B4 DE102009038731B4 (de) 2021-04-22

Family

ID=42056495

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009038731.5A Active DE102009038731B4 (de) 2008-09-30 2009-08-27 Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements

Country Status (2)

Country Link
US (2) US8716792B2 (de)
DE (1) DE102009038731B4 (de)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014119384A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Austria Ag Ladungkompensationsvorrichtung
DE102016115758B3 (de) 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Halbleitervorrichtung, enthaltend eine Superjunction-Struktur
DE102014118766B4 (de) 2013-12-31 2018-05-09 Infineon Technologies Austria Ag Feldeffekt-Halbleitervorrichtung und Herstellung davon
DE102016122952A1 (de) * 2016-11-29 2018-05-30 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102017117442B3 (de) 2017-08-01 2019-01-24 Infineon Technologies Ag Transistorbauelement mit Grabenrandabschluss
US10276706B2 (en) 2012-05-31 2019-04-30 Infineon Technologies Ag Gated diode in a press-fit housing and an alternator assembly having a gated diode arranged in a load path
DE102012219645B4 (de) 2012-01-24 2022-05-05 Mitsubishi Electric Corp. Halbleitervorrichtungen und Verfahren zu ihrer Herstellung

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
KR101904991B1 (ko) 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
US9431249B2 (en) * 2011-12-01 2016-08-30 Vishay-Siliconix Edge termination for super junction MOSFET devices
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US10181513B2 (en) * 2012-04-24 2019-01-15 Semiconductor Components Industries, Llc Power device configured to reduce electromagnetic interference (EMI) noise
US20130277793A1 (en) 2012-04-24 2013-10-24 Fairchild Korea Semiconductor, Ltd. Power device and fabricating method thereof
US9685335B2 (en) 2012-04-24 2017-06-20 Fairchild Korea Semiconductor Ltd. Power device including a field stop layer
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US8823084B2 (en) * 2012-12-31 2014-09-02 Infineon Technologies Austria Ag Semiconductor device with charge compensation structure arrangement for optimized on-state resistance and switching losses
US9583578B2 (en) * 2013-01-31 2017-02-28 Infineon Technologies Ag Semiconductor device including an edge area and method of manufacturing a semiconductor device
US9515137B2 (en) * 2013-02-21 2016-12-06 Infineon Technologies Austria Ag Super junction semiconductor device with a nominal breakdown voltage in a cell area
US9147763B2 (en) * 2013-09-23 2015-09-29 Infineon Technologies Austria Ag Charge-compensation semiconductor device
US9306034B2 (en) * 2014-02-24 2016-04-05 Vanguard International Semiconductor Corporation Method and apparatus for power device with multiple doped regions
US9508596B2 (en) 2014-06-20 2016-11-29 Vishay-Siliconix Processes used in fabricating a metal-insulator-semiconductor field effect transistor
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US9281392B2 (en) * 2014-06-27 2016-03-08 Infineon Technologies Austria Ag Charge compensation structure and manufacturing therefor
KR102098996B1 (ko) 2014-08-19 2020-04-08 비쉐이-실리코닉스 초접합 금속 산화물 반도체 전계 효과 트랜지스터
JP6261494B2 (ja) * 2014-12-03 2018-01-17 三菱電機株式会社 電力用半導体装置
US9520492B2 (en) * 2015-02-18 2016-12-13 Macronix International Co., Ltd. Semiconductor device having buried layer
US9666710B2 (en) 2015-05-19 2017-05-30 Nxp Usa, Inc. Semiconductor devices with vertical field floating rings and methods of fabrication thereof
JP6855700B2 (ja) * 2016-08-05 2021-04-07 富士電機株式会社 半導体装置およびその製造方法
JP7073698B2 (ja) * 2017-12-07 2022-05-24 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102018102279A1 (de) * 2018-02-01 2019-08-01 Infineon Technologies Ag Halbleiterbauelement mit randabschlussbereich
US10957759B2 (en) * 2018-12-21 2021-03-23 General Electric Company Systems and methods for termination in silicon carbide charge balance power devices
TWI806414B (zh) 2022-02-09 2023-06-21 鴻海精密工業股份有限公司 功率半導體元件
CN115332318B (zh) * 2022-10-13 2023-05-12 杭州士兰集成电路有限公司 一种碳化硅vdmos器件及其制备方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19839970C2 (de) * 1998-09-02 2000-11-02 Siemens Ag Randstruktur und Driftbereich für ein Halbleiterbauelement sowie Verfahren zu ihrer Herstellung
JP3731520B2 (ja) 2001-10-03 2006-01-05 富士電機デバイステクノロジー株式会社 半導体装置及びその製造方法
DE10226664B4 (de) * 2002-06-14 2006-10-26 Infineon Technologies Ag Kompensations-Halbleiterbauelement
DE10324100B4 (de) 2003-05-27 2008-09-25 Infineon Technologies Ag Verfahren zur Herstellung eines robusten Halbleiterbauelements
DE10340131B4 (de) * 2003-08-28 2005-12-01 Infineon Technologies Ag Halbleiterleistungsbauteil mit Ladungskompensationsstruktur und monolithisch integrierter Schaltung, sowie Verfahren zu dessen Herstellung
JP2006005275A (ja) * 2004-06-21 2006-01-05 Toshiba Corp 電力用半導体素子
DE102005004355B4 (de) * 2005-01-31 2008-12-18 Infineon Technologies Ag Halbleitereinrichtung und Verfahren zu deren Herstellung
DE102006046853B4 (de) * 2006-10-02 2010-01-07 Infineon Technologies Austria Ag Randkonstruktion für ein Halbleiterbauelement und Verfahren zur Herstellung derselben
US8564088B2 (en) * 2008-08-19 2013-10-22 Infineon Technologies Austria Ag Semiconductor device having variably laterally doped zone with decreasing concentration formed in an edge region

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012219645B4 (de) 2012-01-24 2022-05-05 Mitsubishi Electric Corp. Halbleitervorrichtungen und Verfahren zu ihrer Herstellung
US10276706B2 (en) 2012-05-31 2019-04-30 Infineon Technologies Ag Gated diode in a press-fit housing and an alternator assembly having a gated diode arranged in a load path
US10879384B2 (en) 2012-05-31 2020-12-29 Infineon Technologies Ag Alternator assembly having a gated diode arranged in a load path between an input terminal and an output terminal
DE102014118766B4 (de) 2013-12-31 2018-05-09 Infineon Technologies Austria Ag Feldeffekt-Halbleitervorrichtung und Herstellung davon
DE102014119384A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Austria Ag Ladungkompensationsvorrichtung
US9825165B2 (en) 2014-12-22 2017-11-21 Infineon Technologies Austria Ag Charge-compensation device
US10319810B2 (en) 2016-08-25 2019-06-11 Infineon Technologies Austria Ag Semiconductor device including super junction structure
US10770541B2 (en) 2016-08-25 2020-09-08 Infineon Technologies Austria Ag Semiconductor device including super junction structure
DE102016115758B3 (de) 2016-08-25 2018-03-01 Infineon Technologies Austria Ag Halbleitervorrichtung, enthaltend eine Superjunction-Struktur
DE102016122952A1 (de) * 2016-11-29 2018-05-30 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102016122952B4 (de) 2016-11-29 2020-07-09 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102016122952B9 (de) * 2016-11-29 2020-09-24 Infineon Technologies Austria Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen
DE102017117442B3 (de) 2017-08-01 2019-01-24 Infineon Technologies Ag Transistorbauelement mit Grabenrandabschluss

Also Published As

Publication number Publication date
DE102009038731B4 (de) 2021-04-22
US20100078775A1 (en) 2010-04-01
US9312346B2 (en) 2016-04-12
US20140231969A1 (en) 2014-08-21
US8716792B2 (en) 2014-05-06

Similar Documents

Publication Publication Date Title
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
EP1408554B1 (de) Durch Feldeffekt steuerbares Halbleiterbauelement
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE19913375B4 (de) Verfahren zur Herstellung einer MOS-Transistorstruktur
DE102006036347B4 (de) Halbleiterbauelement mit einer platzsparenden Randstruktur
DE112010005271B4 (de) Bipolare Halbleitervorrichtungen
DE2611338C3 (de) Feldeffekttransistor mit sehr kurzer Kanallange
DE102008023349B4 (de) Halbleitervorrichtung
DE102005004355B4 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE112011104322T5 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
EP1719184B1 (de) Hochvolt-pmos-transistor
DE102010036501A1 (de) Halbleitervorrichtung mit einer potenzialfreien Halbleiterzone
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102007020659A1 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE112016006380T5 (de) Halbleiterbauelement
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE102005048447B4 (de) Halbleiterleistungsbauelement mit Ladungskompensationsstruktur und Verfahren zur Herstellung desselben
DE102015118616B3 (de) Latchup-fester Transistor
DE3011778A1 (de) Feldeffekttransistor
DE102004009323B4 (de) Vertikaler DMOS-Transistor mit Grabenstruktur und Verfahren zu seiner Herstellung
DE102018103836B4 (de) Siliziumcarbid-Halbleiterbauelement und Verfahren zur Herstellung eines Siliziumcarbid-Halbleiterbauelements
DE102006055151B4 (de) Halbleiterbauelement mit Halbleiterzone sowie Verfahren zu dessen Herstellung
DE102005003127B3 (de) Laterales Halbleiterbauelement mit hoher Spannungsfestigkeit und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R082 Change of representative

Representative=s name: WESTPHAL, MUSSGNUG & PARTNER PATENTANWAELTE MI, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R082 Change of representative