KR100204800B1 - 모스 트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 모스 트랜지스터 제조공정에 관한 것으로, 특히 씨모스 트랜지스터에서 Halo 구조와 LDD 구조를 동시에 형성하기 위하여, 반도체 기판에 활성영역을 정의하는 소자격리막을 형성하는 단계와, 상기 반도체 기판의 활성영역상에 게이트산화막을 형성하는 단계와, 상기 활성영역 각각에 제1도전형의 제1웰과 제2도전형의 제2웰을 각각 형성하는 단계와, 상기 제1웰 상에 위치하는 제1게이트전극과 상기 제2웰 상에 위치하는 제2게이트전극을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 제1 및 제2측벽스페이서를 순차적으로 형성하는 단계와, 상기 제1웰에 제2도전형의 고농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극의 상기 제2측벽스페이서를 제거하는 단계와, 상기 제2웰에 제1도전형의 고농도 불순물 영역을 형성하는 단계와, 상기 제2웰의 고농도 불순물 영역에 접하는 제1도전형의 저농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 형성된 제1측벽스페이서를 제거하는 단계와, 상기 제2웰의 저농도 불순물 영역에 접하는 제2도전형의 할로영역과, 상기 제1웰의 고농도 불순물 영역에 접하는 제2도전형의 저농도 불순물 영역을 형성하는 단계를 포함한다.

Description

모스 트랜지스터 제조방법
제1도는 종래의 기술에 의한 모스 트랜지스터의 제조공정도.
제2도는 발명에 따른 모스 트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
50 : 반도체 기판 52 : 소자격리막
54 : 게이트산화막 60 : P웰
70 : N웰 62, 72 : 게이트전극
63, 73 : 제1측벽스페이서 64, 74 : 제2측벽스페이서
65, 75 : 고동도 불순물 영역 66, 76 : 저농도 불순물 영역
67 : 할로영역
본 발명은 모스 트랜지스터의 제조공정에 관한 것으로, 특히 씨모스 트랜지스터(CMOS transistor; Complementary Metal On Silicon transistor)에서 Halo 구조와 LDD(Lightly Doped Drain) 구조를 동시에 형성하는 모스 트랜지스터의 제조공정에 관한 것이다.
모스 트랜지스터를 사용하는 고집적 회로의 제조에서는, 모스 트랜지스터의 크기가 감소함에 따라 채널의 길이가 짧아진다. 이와 같이 채널의 길이가 짧은 단채널 소자에서는 두 접합이 아주 가까이 있으므로, 바이어스가 인가되지 않은 상태에서도 소오스와 드레인의 공핍층이 채널속으로 침투할 수 있다. 이때, 소오스와 드레인의 공핍영역 침투가 극단적인 상태에 이르면, 두 공핍영역이 만나게 되어 드레인으로부터 소오스까지의 공핍영역이 연속되도록 하는 펀치스루(punchthrough)가 일어난다.
소오스에 주입된 전자는 두 전극 사이의 고전계에 의하여 드레인으로 구동되는데, 이러한 고전계는 채널의 전자에 고에너지를 공급하여 열전자(hot electron) 효과를 야기시킨다. 이러한 채널의 열전자는 터널링하여 채널 위의 게이트 산화막 속으로 침투하여 산화물 속에 포획되어 소자의 유지기간을 짧게 하고, 신뢰성을 떨어뜨린다.
종전에는 이러한 단채널 효과를 해결하기 위한 방법으로 드레인과 채널의 경계에서 도핑농도를 점진적으로 줄여주는 LDD 구조가 제안되었다. LDD 구조는 드레인과 채널영역 사이의 고전계를 감소시킴으로써 채널이열전자 발생을 억제한다.
또한, 단채널 문제는 Halo 구조를 사용하여 해결할 수 있다. 이 구조는 드레인에 유기된 전기장의 영향을 드레인과 반대되는 도전형으로 드레인보다 깊게 형성된 영역 즉, oppositely-doped pocket에 의하여 제한한다. 따라서 소자의 펀치쑤루 전압을 증가시키고, 단채널의 문턱전압 저하를 감소시킬 수 있다.
제1도는 종래의 기술에 따른 모스 트랜지스터의 제조공정도를 도시한 것으로, 미특허 5,413,945를 예를 들어 그 주요공정만을 간략히 나타낸 것이다.
우선, 제1a도에 보인 바와 같이, 반도체 기판(10)에 활성영역을 정의하는 소자격리막(12)을 형성하고, 이후 형성될 게이트전극을 기판과 절연되게 하는 게이트 산화막(14)을 형성한다. 이후, NMOS를 형성하기 위한 p웰(20)과 PMOS를 형성하기 위한 n웰(30)을 각각 형성한다(이하, 반도체 기판에서 NMOS를 형성하기 위한 p웰 영역을 NMOS 영역이라 하고, PMOS를 형성하기 위한 n웰 영역을 PMOS 영역이라 한다). 이후, 폴리실리콘층을 전면에 증착한 후, 사진식각하여 NMOS 영역과 PMOS 영역에 게이트 전극(22)/(32)을 각각 형성한다.
그 다음, 제1b도에 보인 바와 같이, n-이온을 기판에 주입하는 이온주입 공정을 실시하여 각 게이트 전극(22)/(32)의 양측 기판에 n-영역(11n)을 각각 형성한다. 이때 기판을 15∼45도 경사지게 하여 회전하거나, 이온주입기를 경사지게 하는 등의 티틀(tilt) 공정에 의하여 게이트 전극(22)/(32)의 하부에도 이온이 주입되게 한다. 따라서 게이트전극의 양측에 언더오버랩(underoverlap)되는 n-영역(11n)이 형성된다.
이어서, 제1c도에 보인 바와 같이, NMOS 영역을 덮는 감광막패턴(16)을 형성한 후, p-이온을 기판에 수직으로 입사하게 하는 이온주입공정을 실시하여 PMOS 영역에 형성된 n-영역(11n)의 일부를 p-영역(11p)으로 전환한다. 물론 이때 주입되는 p-이온의 농도는 이미 형성된 n-영역을 충분히 커버할 수 있는 양이어야 한다. 이온주입결과, PMOS 영역의 게이트전극(32)에 언더오버랩되는 n-영역(11n)은 게이트전극(32)을 마스크로 하여 수직으로 입사되는 p-이온에 영향을 받지 않기 때문에 그대로 n-영역(11n)으로 잔존하게 된다. 이후, 다음 공정을 위하여 NMOS 영역을 덮는 감광막패턴(16)을 제거한다.
그 다음, 제1d도에 보인 바와 같이, 전면에 산화막을 형성한 후, 이방성 식각작업을 진행하여 각 게이트전그(22)/(32)의 양측에 측벽스페이서(23)/(33)를 각각 형성한다.
이어서, 제1e도에 보인 바와 같이, PMOS 영역을 덮는 감광막 패턴(16)을 형성한 후, n+이온을 기판에 수직으로 입사하게 하는 이온주입공정을 실시하여 NMOS 영역에 n+영역(19n)을 형성한다. 이후, 다음 공정을 위하여 PMOS 영역을 덮는 감광막 패턴(16)을 제거한다.
이어서, 제1f도에 보인 바와 같이, 같은 방법에 의하여 NMOS 영역을 덮는 감광막 패턴(16)을 형성한 후, p+이온을 기판에 수직으로 입사하게 이온주입공정을 실시하여 PMOS 영역에 p+영역(19p)을 형성한다.
이어서, 제1g도에 보인 바와 같이, 각 이온영역을 활성화하기 위하여 기판전체를 열처리하면, 주입된 이온들의 확산이 진행된다. 그 결과 NMOS 영역에는 고농도 불순물 영역(25) 및 저농도 불순물 영역(26)으로 이루어지는 LDD 구조가 형성되고, PMOS 영역에는 고농도 불순물 영역(35) 및 저농도 불순물 영역(36)과 이들과 반대 도전형을 가지는 이온영역(37)으로 이루어지는 Halo 구조가 형성된다.
이와 같은 종래의 모스 트랜지스터 제조공정에서는 NMOS와 PMOS의 측벽스페이서를 동일 두께로 형성한다. 그런데 물질특성상 p+로 형성된 소오스/드레인 영역의 측면 확산이 n+로 형성된 소오스/드레인 영역의 측면확산보다 훨씬 크다. 따라서 동일한 두께를 가지는 측벽스페이서를 마스크로 하여 NMOS와 PMOS에 이온주입을 진행하여 소오스/드레인 영역을 형성하려 하는 경우, PMOS의 채널은 짧아지고, NMOS의 채널은 상대적으로 길어지게 된다. 그 결과, 이러한 모스 트랜지스터에 전압을 인가하는 경우 PMOS에서는 단채널의 특성이 심화되고, NMOS에서는 구동전류가 낮아지는 문제가 발생한다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출된 것으로, PMOS와 NMOS의 유효 채널 길이를 같게 하도록 PMOS의 채널은 짧게 하고, NMOS의 채널은 길게 형성하여 실질 전압 인가시, 각각의 소자의 작동을 원활하게 하려 하는 것이다.
이를 위하여, 본 발명은 모스 트랜지스터의 제조공정에 있어서, 반도체기판에 활성영역을 정의하는 소자격리막을 형성하는 단계와, 상기 반도체기판의 활성영역 상에 게이트산화막을 형성하는 단계와, 상기 활성영역 각각에 제1도전형의 제1웰과 제2도전형의 제2웰을 각각 형성하는 단계와, 상기 제1웰 상에 위치하는 제1게이트전극과 상기 제2웰 상에 위치하는 제2게이트전극을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 제1 및 제2측벽스페이서를 순차적으로 형성하는 단계와, 상기 제1게이트전극과 상기 제1게이트전극의 상기 제1 및 제2측벽스페이서를 마스크로 하여 상기 제1웰에 제2도전형의 고농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극의 상기 제2측벽스페이서를 제거하는 단계와, 상기 제2게이트전극 및 상기 제2게이트전극의 상기 제1측벽스페이서를 마스크로 하여 상기 제2웰에 제1도전형의 고농도 불순물 영역을 형성하는 단계와, 상기 제2웰의 고농도 불순물 영역에 접하는 제1도전형의 저농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 형성된 제1측벽스페이서를 제거하는 단계와, 상기 제2웰의 저농도 불순물 영역에 접하는 제2도전형의 할로영역과, 상기 제1웰의 고농도 불순물 영역에 접하는 제2도전형의 저농도 불순물 영역을 형성하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명을 설명하면 다음과 같다.
제2도는 본 발명에 따른 모스 트랜지스터의 제조공정도를 나타낸 것이다.
우선, 제2a도에 보인 바와 같이, 반도체 기판(50)에 활성영역을 정의하는 소자격리막(52)을 형성하고, 이후 형성될 게이트전극을 기판과 절연되게 하는 게이트 산화막(54)을 형성한다. 이후, NMOS를 형성하기 위한 p웰(60)과 PMOS를 형성하기 위한 n웰(70)을 각각 형성한다(이하, 반도체 기판에서 NMOS를 형성하기 위한 p웰 영역을 NMOS 영역이라 하고, PMOS를 형성하기 위한 n웰 영역을 PMOS 영역이라 한다). 이와 같이 설명된 구조는 통상적인 방법에 의하여 제조될 수 있으므로 제조공정의 서술은 생략한다.
이후, NMOS 영역과 PMOS 영역의 각 상단에 게이트전극(62)/(72)을 형성한다. 게이트전극은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘층을 전면에 형성한 후, 이 폴리실리콘층을 소정의 형상대로 사진식각하여 형성된다. 그런데, 게이트전극(62)/(72)을 패터닝하기 위하여 폴리실리콘층을 사진식각하는 과정에서 식각액에 의하여 그 하부에 위치한 게이트산화막(54)이 과도식각되는 경우에는 잔존한 게이트산화막(54)을 재산화하는 공정을 실시하는 것이 좋다.
이어서, 제2b도에 보인 바와 같이, 전면에 질화막을 증착한 후, 이 질화막을 이방성으로 사진식각하여 각 게이트전극(62)/(72)의 측벽에 제1측벽스페이서(63)/(73)를 형성한다. 곧 이어, 전면에 산화막을 증착한 후, 이 산화막을 이방성으로 사진식각하여 제1측벽스페이서(63)/(73)의 측면에 접하는 제2측벽스페이서(64)/(74)를 각각 형성한다. 이와 같이, 제1측벽스페이서(63)/(73)와 그에 외접하는 제2측벽스페이서(64)/(74)를 식각선택비가 서로 다른 물질로 형성하는 것이 좋은데, 이는 다음 공정시, 제2측벽스페이서를 제거하기 위한 식각공정에서 제1측벽스페이서까지 과도식각되는 경우를 막기 위함이다.
이어서, 제2c도에 보인 바와 같이, NMOS 영역을 덮는 감광막패턴(56)을 형성한 후, p+을 사용하여 기판에 수직으로 입사되는 이온주입공정을 실시하여 PMOS 영역에 p+로 형성되는 소오스/드레인 영역(75)을 형성한다. 통상적인 경우 50∼100KeV의 주입에너지를 사용하여 약 2 E15∼5 E15/㎠ 정도의 도우즈량을 가지는 보론(boron) 혹은 BF2를 기판에 주입한다. 이 때 PMOS 영역의 제1측벽스페이서(73), 제2측벽스페이서(74) 및 게이트전극(72)을 마스크로 하여 p+가 반도체 기판(50)에 주입된다. 이후, 다음 공정을 위하여 감광막 패턴(56)을 제거한다.
이어서, 제2d도에 보인 바와 같이, 각각의 제2측벽스페이서(64)/(74)를 제거한다. 제2측벽스페이서는 산화막으로 형성되어 있고, 그에 내접하는 제1측벽스페이서(63)/(73)는 질화막으로 형성되어 있다. 따라서 이들의 식각선택비의 차이를 이용하여 제2측벽스페이서를 식각함으로써 제거한다. 질화막에 대하여 식각선택비가 큰 산화막 식각물질로는 불산이 있다.
이어서, 제2e도에 보인 바와 같이, PMOS 영역을 덮는 감광막 패턴(56)을 형성한다. 이후, n+를 사용하여 기판에 수직으로 입사되는 이온주입공정을 실시하여 NMOS 영역에 n+로 형성되는 소오스/드레인 영역(65)을 형성한다. 통상적인 경우 50∼100KeV의 주입에너지를 사용하여 약 2 E15∼5 E15/㎠ 정도의 도우즈량을 가지는 아세닉(As)을 기판에 주입한다. 이때 NMOS에 형성된 소오스/드레인 영역(65)은 제2측벽스페이서가 제거된 상태인 제1측벽스페이서(63) 및 게이트전극(62)을 마스크로 하여 이온주입된 것이므로, PMOS에 형성된 소오스/드레인 영역(75)보다 그 간격이 적다.
이어서, 제2f도에 보인 바와 같이, 약 2 E12∼2 E12/㎠ 정도의 도우즈량을 가지는 아세닉을 50∼70 KeV의 주입에너지를 사용하여 기판에 주입하는 이온주입공정을 실시하여 NMOS의 소오스/드레인 영역(65) 내측에 n-영역(66) 즉, 엘디디 영역을 형성한다. 이때 기판을 15∼45도 경사지게 하여 회전하거나, 이온주입기를 경사지게 하는 등의 티틀(tilt) 공정에 의하여 이온주입을 실시한다. 따라서 제1측벽스페이서(63)에 언더오버랩(underoverlap)되는 n-영역(66)이 형성되는 것이다. 이후, 다음 공정을 위해 감광막 패턴(56)을 제거한다.
이어서, 제2g도에 보인 바와 같이, 50∼70 KeV의 주입에너지를 사용하여 마스크 없이, 전면에 약 2 E12∼2 E12/㎠ 정도의 도우즈량을 가지는 보론(boron) 혹은 BF2를 기판에 주입하는 이온주입 공정을 실시한다. 이때 기판을 15∼45도 경사지게 하여 회전하거나, 이온주입기를 경사지게 하는 등의 티틀(tilt) 공정에 의하여 p- 이온이 게이트전극의 하부에도 주입되어 게이트전극의 양측에 언더오버랩되는 p-영역을 형성하게 한다. 공정결과, NMOS에는 n-영역(66) 내측에 p-영역(67)이 감싸는 Halo 구조가 형성되고, PMOS에는 p+영역(75) 내측에 p-영역(76)이 형성되는 LDD 구조가 형성된다.
그런데, 제2f도를 참조하여 설명되는 n-를 주입하는 과정에서, NMOS 영역의 P웰(60) 내에 n-영역(66)을 얇게 형성한다면, 이후, 제2g도를 참조하여 설명되는 p-를 주입하는 공정은 티틀(tilt)에 의한 방법이 아닌 통상의 이온주입에 의하여 n-영역(66)을 감싸는 p-영역(67)을 형성할 수 있다.
상술한 바와 같이 본 발명은 PMOS의 채널은 길게 형성될 수 있어서, 단채널효과를 줄일 수 있을 뿐만 아니라, NMOS의 채널은 상대적으로 짧게 형성할 수 있어서, 구동전류를 개선할 수 있다. 또한 종래의 기술에 비하여 감광막 패턴을 사용하는 횟수를 감소시킬 수 있어서, 이를 위하여 실시되는 포토공정이 줄어들어 공정상 잇점이 있다.

Claims (6)

  1. 모스 트랜지스터의 제조공정에 있어서, 반도체 기판에 활성영역을 정의하는 소자격리막을 형성하는 단계와, 상기 반도체 기판의 활성영역 상에 게이트산화막을 형성하는 단계와, 상기 활성영역 각각에 제1도전형의 제1웰과 제2도전형의 제2웰을 각각 형성하는 단계와, 상기 제1웰 상에 위치하는 제1게이트전극과 상기 제2웰 상에 위치하는 제2게이트전극을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 제1 및 제2측벽스페이서를 순차적으로 형성하는 단계와, 상기 제1게이트전극과 상기 제1게이트전극의 상기 제1 및 제2측벽스페이서를 마스크로 하여 상기 제1웰에 제2도전형의 고농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극의 상기 제2측벽스페이서를 제거하는 단계와, 상기 제2게이트전극 및 상기 제2게이트전극의 상기 제1측벽스페이서를 마스크로 하여 상기 제2웰에 제1도전형의 고농도 불순물 영역을 형성하는 단계와, 상기 제2웰의 고농도 불순물 영역에 접하는 제1도전형의 저농도 불순물영역을 형성하는 단계와, 상기 제1 및 제2게이트전극 각각의 측면에 형성된 제1측벽스페이서를 제거하는 단계와, 상기 제2웰의 저농도 불순물 영역에 접하는 제2도전형의 할로영역과, 상기 제1웰의 고농도 불순물 영역에 접하는 제2도전형의 저농도 불순물 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조방법.
  2. 제1항에 있어서, 제2웰의 저농도 불순물영역은 상기 제2게이트전극 및 상기 제2게이트전극의 제1측벽스페이서를 마스크로 하는 티틀공정에 의하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  3. 제1항에 있어서, 상기 할로영역과 상기 제1웰의 저농도 불순물영역은 상기 제1 및 제2게이트전극을 마스크로 하는 티틀공정에 의하여 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  4. 제2항 또는 제3항에 있어서, 상기 티틀공정은 기판의 표면과 15-45도의 각을 이루도록 하여 진행하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  5. 제1항에 있어서, 제1측벽스페이서는 질화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
  6. 제1항에 있어서, 제2측벽 스페이서는 산화막으로 형성하는 것을 특징으로 하는 모스 트랜지스터의 제조방법.
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