JP2000306990A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000306990A JP2000306990A JP11111608A JP11160899A JP2000306990A JP 2000306990 A JP2000306990 A JP 2000306990A JP 11111608 A JP11111608 A JP 11111608A JP 11160899 A JP11160899 A JP 11160899A JP 2000306990 A JP2000306990 A JP 2000306990A
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Abstract
(57)【要約】
【課題】 パッド酸化膜、犠牲酸化膜等のエッチング除
去時に半導体基板に形成した素子分離パターンの側壁部
がエッチングされて窪みが形成されるのを抑制してST
I技術の課題を解決し、逆狭チャネル効果を生じないト
ランジスタの形成を可能にする。 【解決手段】 半導体基板11に素子分離パターン15
を形成する工程と、酸素および窒素のうちの少なくとも
一方を含む雰囲気中で熱処理を行うことにより、素子分
離パターン15の少なくとも表層を緻密化する工程と、
エッチングにより半導体基板11の表面を露出させる工
程とを備えた半導体装置の製造方法である。
去時に半導体基板に形成した素子分離パターンの側壁部
がエッチングされて窪みが形成されるのを抑制してST
I技術の課題を解決し、逆狭チャネル効果を生じないト
ランジスタの形成を可能にする。 【解決手段】 半導体基板11に素子分離パターン15
を形成する工程と、酸素および窒素のうちの少なくとも
一方を含む雰囲気中で熱処理を行うことにより、素子分
離パターン15の少なくとも表層を緻密化する工程と、
エッチングにより半導体基板11の表面を露出させる工
程とを備えた半導体装置の製造方法である。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはトレンチ素子分離を形成する半導
体装置の製造方法に関する。
方法に関し、詳しくはトレンチ素子分離を形成する半導
体装置の製造方法に関する。
【0002】
【従来の技術】近年のULSIでは、半導体装置の高集
積化および高性能化が進展するにともない、MOSトラ
ンジスタのゲート電極や素子分離領域の微細化およびそ
れらの間隔の縮小化の要求がますます厳しくなってい
る。そのうち、ゲート電極の微細化は、リソグラフィー
工程の露光機の性能によるところが大きいが、素子分離
領域の微細化およびゲート電極との間隔の縮小化は、先
端リソグラフィー技術の他にトレンチ素子分離(以下S
TIという、STIは Shallow Trench Isolationの
略)技術によって可能となており、注目を集めている。
積化および高性能化が進展するにともない、MOSトラ
ンジスタのゲート電極や素子分離領域の微細化およびそ
れらの間隔の縮小化の要求がますます厳しくなってい
る。そのうち、ゲート電極の微細化は、リソグラフィー
工程の露光機の性能によるところが大きいが、素子分離
領域の微細化およびゲート電極との間隔の縮小化は、先
端リソグラフィー技術の他にトレンチ素子分離(以下S
TIという、STIは Shallow Trench Isolationの
略)技術によって可能となており、注目を集めている。
【0003】LSIの素子分離技術は、ここ10年来、
熱酸化膜を用いたLOCOS素子分離技術が用いられて
きた。LOCOS素子分離は窒化シリコン膜をマスクに
してシリコン基板自体を熱酸化させて形成するため、プ
ロセスが簡潔で酸化膜の応力の問題も少なく、生成され
る酸化膜質が良いという大きな利点があった。そのた
め、技術革新が激しいLSIプロセスにあって改良を重
ねつつ使われ続けてきた。しかしながら、デザインルー
ルが0.25μm世代以降のLSIでは微細化の観点か
ら限界が来るといわれている。
熱酸化膜を用いたLOCOS素子分離技術が用いられて
きた。LOCOS素子分離は窒化シリコン膜をマスクに
してシリコン基板自体を熱酸化させて形成するため、プ
ロセスが簡潔で酸化膜の応力の問題も少なく、生成され
る酸化膜質が良いという大きな利点があった。そのた
め、技術革新が激しいLSIプロセスにあって改良を重
ねつつ使われ続けてきた。しかしながら、デザインルー
ルが0.25μm世代以降のLSIでは微細化の観点か
ら限界が来るといわれている。
【0004】具体的には、熱酸化の際に、横方向にも酸
化反応が広がっていわゆるバーズビークが生じるため、
素子分離ピッチはマスクの窒化シリコン膜の開口幅より
バーズビークの成長分だけ広くなる。そのバーズビーク
を抑制するには、酸化マスクとなる窒化シリコン膜の下
層に形成される、いわゆるパッド酸化膜を形成しないこ
とが効果的な方法である。ところが、パッド酸化膜を形
成しないでシリコン基板上に直接窒化シリコン膜を形成
すると、その窒化シリコン膜の持つ応力によってシリコ
ン基板に結晶欠陥が発生するという問題を生じる。した
がって、LOCOS素子分離技術では、バーズビークの
問題と結晶欠陥の発生の問題とを同時に解決することが
非常に困難になっている。
化反応が広がっていわゆるバーズビークが生じるため、
素子分離ピッチはマスクの窒化シリコン膜の開口幅より
バーズビークの成長分だけ広くなる。そのバーズビーク
を抑制するには、酸化マスクとなる窒化シリコン膜の下
層に形成される、いわゆるパッド酸化膜を形成しないこ
とが効果的な方法である。ところが、パッド酸化膜を形
成しないでシリコン基板上に直接窒化シリコン膜を形成
すると、その窒化シリコン膜の持つ応力によってシリコ
ン基板に結晶欠陥が発生するという問題を生じる。した
がって、LOCOS素子分離技術では、バーズビークの
問題と結晶欠陥の発生の問題とを同時に解決することが
非常に困難になっている。
【0005】LOCOS技術に代わる素子分離技術とし
て、STI技術がある。STI技術では、エッチングに
より溝を形成して、その溝内に絶縁物を埋め込むことで
形成されるため、設計寸法からの寸法変換差が少ないた
め、微細化には原理的に適している。また、絶縁物を埋
め込んだ後は、エッチバック法や化学的機械研磨法等に
よる平坦化を行うため、高精度なリソグラフィーに必要
な平坦性が得られるという点でも有利となっている。
て、STI技術がある。STI技術では、エッチングに
より溝を形成して、その溝内に絶縁物を埋め込むことで
形成されるため、設計寸法からの寸法変換差が少ないた
め、微細化には原理的に適している。また、絶縁物を埋
め込んだ後は、エッチバック法や化学的機械研磨法等に
よる平坦化を行うため、高精度なリソグラフィーに必要
な平坦性が得られるという点でも有利となっている。
【0006】次に、従来のSTI技術の一例を以下に説
明する。図2に示すように、シリコン基板111の表面
にパッド酸化膜112、窒化シリコン膜(図示せず)を
形成し、リソグラフィー技術とエッチバック技術とを用
いて、シリコン基板111にトレンチ113を形成す
る。次いで、化学的気相成長(以下CVDという、CV
Dは Chemical Vapor Depositionの略)法により、トレ
ンチ113を絶縁膜114で埋め込む。その後、化学的
機械研磨(以下CMPという、CMPはChemicalMechan
ical Polishing の略)法により、シリコン基板111
上の余分な絶縁膜114を除去して表面を平坦化する。
さらに、研磨ストッパに用いた窒化シリコン膜(図示せ
ず)をエッチバックにより除去する。なお、図面は上記
窒化シリコン膜を除去した状態であり、シリコン基板1
11の表面にはパッド酸化膜112が形成されている状
態を示している。
明する。図2に示すように、シリコン基板111の表面
にパッド酸化膜112、窒化シリコン膜(図示せず)を
形成し、リソグラフィー技術とエッチバック技術とを用
いて、シリコン基板111にトレンチ113を形成す
る。次いで、化学的気相成長(以下CVDという、CV
Dは Chemical Vapor Depositionの略)法により、トレ
ンチ113を絶縁膜114で埋め込む。その後、化学的
機械研磨(以下CMPという、CMPはChemicalMechan
ical Polishing の略)法により、シリコン基板111
上の余分な絶縁膜114を除去して表面を平坦化する。
さらに、研磨ストッパに用いた窒化シリコン膜(図示せ
ず)をエッチバックにより除去する。なお、図面は上記
窒化シリコン膜を除去した状態であり、シリコン基板1
11の表面にはパッド酸化膜112が形成されている状
態を示している。
【0007】次に、ゲート酸化膜の膜質を向上させるた
めに、犠牲酸化膜を形成する。まず、希フッ酸を用いた
ウエットエッチングにより上記パッド酸化膜112を除
去する。その後、熱酸化法により、シリコン基板111
の表面に犠牲酸化膜(図示せず)を形成した後、希フッ
酸を用いたウエットエッチングによりその犠牲酸化膜を
除去する。その後、シリコン基板111の表面にゲート
酸化膜(図示せず)を形成する。
めに、犠牲酸化膜を形成する。まず、希フッ酸を用いた
ウエットエッチングにより上記パッド酸化膜112を除
去する。その後、熱酸化法により、シリコン基板111
の表面に犠牲酸化膜(図示せず)を形成した後、希フッ
酸を用いたウエットエッチングによりその犠牲酸化膜を
除去する。その後、シリコン基板111の表面にゲート
酸化膜(図示せず)を形成する。
【0008】
【発明が解決しようとする課題】しかしながら、STI
技術にも課題がある。その一つは、パッド酸化膜、犠牲
酸化膜等を除去するための希フッ酸を用いたウエットエ
ッチングは等方性のエッチングのため、図2に示すよう
に、絶縁膜114の側壁部もエッチングされ、シリコン
基板111との間に窪み115を生じる。
技術にも課題がある。その一つは、パッド酸化膜、犠牲
酸化膜等を除去するための希フッ酸を用いたウエットエ
ッチングは等方性のエッチングのため、図2に示すよう
に、絶縁膜114の側壁部もエッチングされ、シリコン
基板111との間に窪み115を生じる。
【0009】上記窪み115を生じた状態でゲート酸化
膜121、トランジスタのゲート電極(図示せず)等が
形成されると、このゲート電極は窪み115にかかる状
態で形成されることになる。このように窪み115にゲ
ート電極がかかると、トランジスタのチャネル長が短く
なり、容易にトランジスタがオン状態となる逆狭チャネ
ル効果が現れてトランジスタ特性が著しく劣化するとい
う課題があった。
膜121、トランジスタのゲート電極(図示せず)等が
形成されると、このゲート電極は窪み115にかかる状
態で形成されることになる。このように窪み115にゲ
ート電極がかかると、トランジスタのチャネル長が短く
なり、容易にトランジスタがオン状態となる逆狭チャネ
ル効果が現れてトランジスタ特性が著しく劣化するとい
う課題があった。
【0010】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板に素子分離パターンを形成する工程
と、酸素および窒素のうちの少なくとも一方を含む雰囲
気中で熱処理を行うことにより、素子分離パターンの表
層を緻密化する工程と、エッチングにより半導体基板の
表面を露出させる工程とを備えた半導体装置の製造方法
である。
決するためになされた半導体装置の製造方法である。す
なわち、半導体基板に素子分離パターンを形成する工程
と、酸素および窒素のうちの少なくとも一方を含む雰囲
気中で熱処理を行うことにより、素子分離パターンの表
層を緻密化する工程と、エッチングにより半導体基板の
表面を露出させる工程とを備えた半導体装置の製造方法
である。
【0011】上記半導体装置の製造方法では、酸素を含
む雰囲気中で熱処理を行うことにより、素子分離パター
ンの表層を緻密化する工程を行うことから、素子分離パ
ターンの側壁がエッチングされにくくなり、その部分に
窪みを生じ難くなる。そのため、熱処理を行った後、半
導体基板の表面に犠牲酸化膜を形成し、それを除去して
も、素子分離パターンの側壁は緻密化されているので、
素子分離パターンの側壁部分がエッチングされ難くな
る。したがって、素子分離パターンの寸法変化がほとん
どないので、活性領域の寸法変化を最小限に抑えつつ、
逆狭チャネル効果が生じる原因となる素子分離パターン
の側壁部に窪みが発生するのが回避される。
む雰囲気中で熱処理を行うことにより、素子分離パター
ンの表層を緻密化する工程を行うことから、素子分離パ
ターンの側壁がエッチングされにくくなり、その部分に
窪みを生じ難くなる。そのため、熱処理を行った後、半
導体基板の表面に犠牲酸化膜を形成し、それを除去して
も、素子分離パターンの側壁は緻密化されているので、
素子分離パターンの側壁部分がエッチングされ難くな
る。したがって、素子分離パターンの寸法変化がほとん
どないので、活性領域の寸法変化を最小限に抑えつつ、
逆狭チャネル効果が生じる原因となる素子分離パターン
の側壁部に窪みが発生するのが回避される。
【0012】
【発明の実施の形態】本発明に係わる実施の形態の一例
を、図1の製造工程図によって説明する。
を、図1の製造工程図によって説明する。
【0013】図1の(1)に示すように、半導体基板
(例えばシリコン基板)11の表面にパッド酸化膜12
を例えば5nm〜20nmの厚さに形成した後、続いて
窒化シリコン膜(図示せず)を例えば50nm〜250
nmの厚さに形成する。次いで、リソグラフィー技術と
エッチバック技術とを用いて、半導体基板11にトレン
チ13を形成する。次いで、CVD法により、トレンチ
13を絶縁膜14で埋め込む。この絶縁膜14は、例え
ば酸化シリコンで形成する。
(例えばシリコン基板)11の表面にパッド酸化膜12
を例えば5nm〜20nmの厚さに形成した後、続いて
窒化シリコン膜(図示せず)を例えば50nm〜250
nmの厚さに形成する。次いで、リソグラフィー技術と
エッチバック技術とを用いて、半導体基板11にトレン
チ13を形成する。次いで、CVD法により、トレンチ
13を絶縁膜14で埋め込む。この絶縁膜14は、例え
ば酸化シリコンで形成する。
【0014】その後、CMP法により、半導体基板(例
えばシリコン基板)11上の余分な絶縁膜14を除去し
て、トレンチ13の内部に素子分離パターン15を形成
する。その際、半導体基板11の表面と素子分離パター
ン15の表面とが平坦化される。さらに、研磨ストッパ
に用いた窒化シリコン膜(図示せず)をエッチバックに
より除去する。なお、図面は上記窒化シリコン膜を除去
した状態であり、半導体基板11の表面にはパッド酸化
膜12が形成されている状態を示している。
えばシリコン基板)11上の余分な絶縁膜14を除去し
て、トレンチ13の内部に素子分離パターン15を形成
する。その際、半導体基板11の表面と素子分離パター
ン15の表面とが平坦化される。さらに、研磨ストッパ
に用いた窒化シリコン膜(図示せず)をエッチバックに
より除去する。なお、図面は上記窒化シリコン膜を除去
した状態であり、半導体基板11の表面にはパッド酸化
膜12が形成されている状態を示している。
【0015】次いで図1の(2)に示すように、例えば
700℃〜1200℃の窒素雰囲気中で10分〜40分
間の熱処理を例えば熱処理炉(例えば拡散炉)中で行っ
て、素子分離パターン15の表層15Sを緻密化する。
ここでは一例として、1100℃の窒素雰囲気中で30
分間の熱処理を例えば拡散炉中で行った。
700℃〜1200℃の窒素雰囲気中で10分〜40分
間の熱処理を例えば熱処理炉(例えば拡散炉)中で行っ
て、素子分離パターン15の表層15Sを緻密化する。
ここでは一例として、1100℃の窒素雰囲気中で30
分間の熱処理を例えば拡散炉中で行った。
【0016】その後、例えば希フッ酸を用いたウエット
エッチングにより、上記パッド酸化膜12を選択的に除
去して、半導体基板11の表面を露出させる。次いで、
図面には示さないが、熱酸化法により半導体基板11の
表面を酸化して、犠牲酸化膜(図示せず)を例えば5n
m〜40nm程度の厚さに形成する。その後、イオン注
入工程等のプロセスを行う。そして上記犠牲酸化膜を例
えば希フッ酸を用いたウエットエッチングにより除去し
て、半導体基板11の表面を露出させる。上記各希フッ
酸を用いたウエットエッチングにより、たとえ素子分離
パターン15の表層がエッチングされたとしても、素子
分離パターン15のエッチング部分が半導体基板11と
の間にまで進行することはなく、従来のような窪みを生
じることはない。その後、図1の(3)に示すように、
例えば熱酸化法により半導体基板11の表面にゲート酸
化膜21を形成する。
エッチングにより、上記パッド酸化膜12を選択的に除
去して、半導体基板11の表面を露出させる。次いで、
図面には示さないが、熱酸化法により半導体基板11の
表面を酸化して、犠牲酸化膜(図示せず)を例えば5n
m〜40nm程度の厚さに形成する。その後、イオン注
入工程等のプロセスを行う。そして上記犠牲酸化膜を例
えば希フッ酸を用いたウエットエッチングにより除去し
て、半導体基板11の表面を露出させる。上記各希フッ
酸を用いたウエットエッチングにより、たとえ素子分離
パターン15の表層がエッチングされたとしても、素子
分離パターン15のエッチング部分が半導体基板11と
の間にまで進行することはなく、従来のような窪みを生
じることはない。その後、図1の(3)に示すように、
例えば熱酸化法により半導体基板11の表面にゲート酸
化膜21を形成する。
【0017】上記製造方法において、上記素子分離パタ
ーン15の表層15Sを緻密化する熱処理は、例えば、
700℃〜1100℃の酸素雰囲気中で10分〜40分
間のRTP(Rapid Thermal Processing)により行って
もよい。ここでは一例として、850℃の酸素雰囲気中
で1分間のRTPにより行った。
ーン15の表層15Sを緻密化する熱処理は、例えば、
700℃〜1100℃の酸素雰囲気中で10分〜40分
間のRTP(Rapid Thermal Processing)により行って
もよい。ここでは一例として、850℃の酸素雰囲気中
で1分間のRTPにより行った。
【0018】または、上記素子分離パターン15の表層
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の一酸化窒素(NO)雰囲気中で10分〜40分
間の熱処理を行ってもよい。ここでは一例として、10
00℃の一酸化窒素雰囲気中で15分間の熱処理を、例
えば拡散炉中で行った。
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の一酸化窒素(NO)雰囲気中で10分〜40分
間の熱処理を行ってもよい。ここでは一例として、10
00℃の一酸化窒素雰囲気中で15分間の熱処理を、例
えば拡散炉中で行った。
【0019】または、上記素子分離パターン15の表層
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の一酸化二窒素(N2 O)雰囲気中で10分〜4
0分間の熱処理を行ってもよい。ここでは一例として、
1000℃の一酸化二窒素雰囲気中で15分間の熱処理
を、例えば拡散炉中で行った。
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の一酸化二窒素(N2 O)雰囲気中で10分〜4
0分間の熱処理を行ってもよい。ここでは一例として、
1000℃の一酸化二窒素雰囲気中で15分間の熱処理
を、例えば拡散炉中で行った。
【0020】または、上記素子分離パターン15の表層
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の酸素ガスを10体積%含む窒素ガス雰囲気中で
10分〜40分間の熱処理を行ってもよい。ここでは一
例として、900℃の酸素ガスを10体積%含む窒素ガ
ス雰囲気中で15分間の熱処理を、例えば拡散炉中で行
った。上記熱処理雰囲気は、少なくとも酸素が含まれて
いればよく、また酸素は最大10体積%以下とする。
15Sを緻密化する熱処理は、例えば、700℃〜11
00℃の酸素ガスを10体積%含む窒素ガス雰囲気中で
10分〜40分間の熱処理を行ってもよい。ここでは一
例として、900℃の酸素ガスを10体積%含む窒素ガ
ス雰囲気中で15分間の熱処理を、例えば拡散炉中で行
った。上記熱処理雰囲気は、少なくとも酸素が含まれて
いればよく、また酸素は最大10体積%以下とする。
【0021】上記製造方法では、熱処理を行うことによ
って、素子分離パターン15の表層15Sを緻密化する
ことから、素子分離パターン15の側壁部分がエッチン
グされにくくなる。また素子分離パターン15の側壁を
緻密化したことから、素子分離パターン15の寸法変化
が最小限に抑えられる。
って、素子分離パターン15の表層15Sを緻密化する
ことから、素子分離パターン15の側壁部分がエッチン
グされにくくなる。また素子分離パターン15の側壁を
緻密化したことから、素子分離パターン15の寸法変化
が最小限に抑えられる。
【0022】
【発明の効果】以上、説明したように本発明によれば、
素子分離パターンの表層を緻密化したので、エッチング
の際に素子分離パターンがエッチングされ難くなってい
る。そのため、トランジスタのチャネル長は所望の長さ
が得られるので、トランジスタの逆狭チャネル効果の発
生を抑えることができ、トランジスタ特性の向上が図れ
る。また、半導体基板上に形成した酸化膜をエッチング
する際に、素子分離パターンの側壁がエッチングされ難
くなっているため、素子分離パターンの寸法変化を最小
限に抑えることができるので、高精度なパターン形成が
行え、高集積化が図れる。
素子分離パターンの表層を緻密化したので、エッチング
の際に素子分離パターンがエッチングされ難くなってい
る。そのため、トランジスタのチャネル長は所望の長さ
が得られるので、トランジスタの逆狭チャネル効果の発
生を抑えることができ、トランジスタ特性の向上が図れ
る。また、半導体基板上に形成した酸化膜をエッチング
する際に、素子分離パターンの側壁がエッチングされ難
くなっているため、素子分離パターンの寸法変化を最小
限に抑えることができるので、高精度なパターン形成が
行え、高集積化が図れる。
【図面の簡単な説明】
【図1】本発明に係わる実施の形態を説明する製造工程
図である。
図である。
【図2】従来の技術の説明図である。
【図3】課題の説明図である。
11…半導体基板、15…素子分離パターン、15S…
表層
表層
Claims (2)
- 【請求項1】 半導体基板に素子分離パターンを形成す
る工程と、 酸素および窒素のうちの少なくとも一方を含む雰囲気中
で熱処理を行うことにより、前記素子分離パターンの少
なくとも表層を緻密化する工程と、 エッチングにより前記半導体基板の表面を露出させる工
程とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項2】 前記熱処理は、少なくとも窒素ガス、酸
化性ガスおよび酸窒化性ガスのうちの少なくとも1種を
含む雰囲気中で行うことを特徴とする請求項1記載の半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11111608A JP2000306990A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11111608A JP2000306990A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000306990A true JP2000306990A (ja) | 2000-11-02 |
Family
ID=14565664
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11111608A Pending JP2000306990A (ja) | 1999-04-20 | 1999-04-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000306990A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030056388A (ko) * | 2001-12-28 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
KR100455726B1 (ko) * | 2002-03-26 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
US6838374B2 (en) | 2001-06-29 | 2005-01-04 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of fabricating the same |
JP2005322880A (ja) * | 2004-05-06 | 2005-11-17 | Hynix Semiconductor Inc | リセスチャネル領域を備えた半導体素子の製造方法 |
-
1999
- 1999-04-20 JP JP11111608A patent/JP2000306990A/ja active Pending
Cited By (5)
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