JPH11150116A - 半導体装置のコンタクトプラグ形成方法 - Google Patents
半導体装置のコンタクトプラグ形成方法Info
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- JPH11150116A JPH11150116A JP10254322A JP25432298A JPH11150116A JP H11150116 A JPH11150116 A JP H11150116A JP 10254322 A JP10254322 A JP 10254322A JP 25432298 A JP25432298 A JP 25432298A JP H11150116 A JPH11150116 A JP H11150116A
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
Abstract
(57)【要約】
【課題】 選択的なＣＭＰ工程で層間絶縁膜の平坦度及
び均一度を向上させる半導体装置のコンタクトプラグ形
成方法を提供する。 【解決手段】 第１領域ａの層間絶縁膜１０４の上部表
面が露出されるように第２導電膜１０８をポリシングエ
ッチングする段階と；第２領域ｂに残存する第２導電膜
１０８をマスクとして使用して第１領域ａの層間絶縁膜
１０４をポリシングエッチングする際に、第２領域ｂの
第２導電膜１０８下部の層間絶縁膜１０４の上部表面と
並べるようにエッチングする段階と；第１及び第２領域
ａ、ｂの第２導電膜１０８をポリシングエッチングする
際に、第２領域ｂの第２導電膜１０８を完全に除去する
エッチング段階と；を含むことを特徴とする。
び均一度を向上させる半導体装置のコンタクトプラグ形
成方法を提供する。 【解決手段】 第１領域ａの層間絶縁膜１０４の上部表
面が露出されるように第２導電膜１０８をポリシングエ
ッチングする段階と；第２領域ｂに残存する第２導電膜
１０８をマスクとして使用して第１領域ａの層間絶縁膜
１０４をポリシングエッチングする際に、第２領域ｂの
第２導電膜１０８下部の層間絶縁膜１０４の上部表面と
並べるようにエッチングする段階と；第１及び第２領域
ａ、ｂの第２導電膜１０８をポリシングエッチングする
際に、第２領域ｂの第２導電膜１０８を完全に除去する
エッチング段階と；を含むことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のコン
タクトプラグ形成方法に関するものであり、より詳しく
は、導電膜と層間絶縁膜の各々に対して選択的に行われ
る多重ＣＭＰ（Chemical Mechanical Polishing）工程
を使用して低段差領域の層間絶縁膜損失を最小化し、優
秀な平坦度及び均一度を有する層間絶縁膜を形成する半
導体装置のコンタクトプラグ形成方法に関するものであ
る。
タクトプラグ形成方法に関するものであり、より詳しく
は、導電膜と層間絶縁膜の各々に対して選択的に行われ
る多重ＣＭＰ（Chemical Mechanical Polishing）工程
を使用して低段差領域の層間絶縁膜損失を最小化し、優
秀な平坦度及び均一度を有する層間絶縁膜を形成する半
導体装置のコンタクトプラグ形成方法に関するものであ
る。
【０００２】
【従来の技術】図１（ａ）乃至図１（ｃ）は、従来の半
導体装置のコンタクトプラグ形成方法を順次的に示す断
面図である。図１（ａ）を参照すると、従来の半導体装
置のコンタクトプラグ形成方法は、まずセルアレー領域
ａと周辺回路領域ｂが定義された半導体基板１０のセル
アレー領域ａ上にゲート電極層１２を形成する。この
時、ゲート電極層１２は、ポリシリコン膜パターン１２
ａ及びシリサイド膜パターン１２ｂ、そして絶縁膜スペ
ーサ１２ｃで形成される。ゲート電極層１２を含んで半
導体基板１０上に層間絶縁膜１４を形成する。この時、
ゲート電極層１２が形成されていない周辺回路領域ｂの
層間絶縁膜１４は、ゲート電極層１２が形成されたセル
アレー領域ａの割に低段差を有するように形成される。
導体装置のコンタクトプラグ形成方法を順次的に示す断
面図である。図１（ａ）を参照すると、従来の半導体装
置のコンタクトプラグ形成方法は、まずセルアレー領域
ａと周辺回路領域ｂが定義された半導体基板１０のセル
アレー領域ａ上にゲート電極層１２を形成する。この
時、ゲート電極層１２は、ポリシリコン膜パターン１２
ａ及びシリサイド膜パターン１２ｂ、そして絶縁膜スペ
ーサ１２ｃで形成される。ゲート電極層１２を含んで半
導体基板１０上に層間絶縁膜１４を形成する。この時、
ゲート電極層１２が形成されていない周辺回路領域ｂの
層間絶縁膜１４は、ゲート電極層１２が形成されたセル
アレー領域ａの割に低段差を有するように形成される。
【０００３】図１（ｂ）において、層間絶縁膜１４をエ
ッチングしてゲート電極層１２の間の半導体基板１０の
上部表面が露出されるようにコンタクトホール１６を形
成する。コンタクトホール１６がオーバーフィル（over
fill）されるように層間絶縁膜１４上にポリシリコン膜
等で導電膜１８を形成する。最後に、ポリシリコン膜１
８及び層間絶縁膜１４をＣＭＰ工程を使用して１回にエ
ッチングすると、図１（ｃ）に図示されたように、層間
絶縁膜１４の上部表面が平坦化されることと共にコンタ
クトプラグ２０が形成される。この時、ポリシリコン膜
１８及び層間絶縁膜１４を１回にエッチングするために
は、相互に対する選択比のなく、即ち同一のエッチング
率（removal rate）を有するスラリー（slurry）を使用
すべきである。しかし、実際にポリシリコン膜１８と層
間絶縁膜１４に対して同一のエッチング率を有するスラ
リーを製造しがたく、ＣＭＰ工程のエンドポイント（en
dpoint）を調節しがたい問題点が発生される。
ッチングしてゲート電極層１２の間の半導体基板１０の
上部表面が露出されるようにコンタクトホール１６を形
成する。コンタクトホール１６がオーバーフィル（over
fill）されるように層間絶縁膜１４上にポリシリコン膜
等で導電膜１８を形成する。最後に、ポリシリコン膜１
８及び層間絶縁膜１４をＣＭＰ工程を使用して１回にエ
ッチングすると、図１（ｃ）に図示されたように、層間
絶縁膜１４の上部表面が平坦化されることと共にコンタ
クトプラグ２０が形成される。この時、ポリシリコン膜
１８及び層間絶縁膜１４を１回にエッチングするために
は、相互に対する選択比のなく、即ち同一のエッチング
率（removal rate）を有するスラリー（slurry）を使用
すべきである。しかし、実際にポリシリコン膜１８と層
間絶縁膜１４に対して同一のエッチング率を有するスラ
リーを製造しがたく、ＣＭＰ工程のエンドポイント（en
dpoint）を調節しがたい問題点が発生される。
【０００４】そして、ＣＭＰ工程後残るようにする層間
絶縁膜１４の厚さマージンを確保するため、多くの量の
絶縁膜を形成することによって、セルアレー領域ａの層
間絶縁膜１４の厚さが厚く形成されてディープコンタク
トエッチング（deep contactetch）工程が不可避な問題
点が発生される。又多くの量のポリシリコン膜と絶縁膜
を１回のＣＭＰ工程でエッチングすることによって層間
絶縁膜１４に対する平坦度（planarity）及び均一度（u
niformity）が非常に不良になる問題点が発生される。
絶縁膜１４の厚さマージンを確保するため、多くの量の
絶縁膜を形成することによって、セルアレー領域ａの層
間絶縁膜１４の厚さが厚く形成されてディープコンタク
トエッチング（deep contactetch）工程が不可避な問題
点が発生される。又多くの量のポリシリコン膜と絶縁膜
を１回のＣＭＰ工程でエッチングすることによって層間
絶縁膜１４に対する平坦度（planarity）及び均一度（u
niformity）が非常に不良になる問題点が発生される。
【０００５】また、低段差領域である周辺回路領域ｂに
ダミーゲート電極層（図示しない）を形成して初期層間
絶縁膜を平坦化させ、これによって周辺回路領域ｂの層
間絶縁膜１４の厚さマージンが確保されるようにできる
が、ダミーゲート電極層（図示しない）の影響で素子の
電気的特性が劣化される問題点が発生される。
ダミーゲート電極層（図示しない）を形成して初期層間
絶縁膜を平坦化させ、これによって周辺回路領域ｂの層
間絶縁膜１４の厚さマージンが確保されるようにできる
が、ダミーゲート電極層（図示しない）の影響で素子の
電気的特性が劣化される問題点が発生される。
【０００６】
【発明が解決しようとする課題】本発明の目的は、上述
の諸般問題点を解決するため提案されたものとして、多
重ＣＭＰ工程を使用して導電膜と層間絶縁膜を選択的に
エッチングすることによって層間絶縁膜の厚さを減少さ
せることができ、層間絶縁膜の平坦度及び均一度を向上
させることができる半導体装置のコンタクトプラグ形成
方法を提供することである。
の諸般問題点を解決するため提案されたものとして、多
重ＣＭＰ工程を使用して導電膜と層間絶縁膜を選択的に
エッチングすることによって層間絶縁膜の厚さを減少さ
せることができ、層間絶縁膜の平坦度及び均一度を向上
させることができる半導体装置のコンタクトプラグ形成
方法を提供することである。
【０００７】
【課題を解決するための手段】上述の目的を達成するた
めの本発明によると、半導体装置のコンタクトプラグ形
成方法は、第１領域と第２領域を有する半導体基板の第
１領域上に第１導電膜パターンを形成する段階と、第１
導電膜パターンを含んで半導体基板上に層間絶縁膜を形
成するが、第２領域に形成された層間絶縁膜が第１領域
の割に相対的に低段差を有するように形成する段階と、
層間絶縁膜をエッチングして第１領域の第１導電膜パタ
ーンの間の半導体基板乃至第１導電膜パターンの上部表
面の一部が露出されるようにコンタクトホールを形成す
る段階と、コンタクトホールがオーバーフィルされるよ
うに層間絶縁膜上に第２導電膜を形成する段階と、第１
領域の層間絶縁膜の上部表面が露出されるように第２導
電膜をポリシングエッチングする段階と、第２領域に残
存する第２導電膜をマスクで使用して第１領域の層間絶
縁膜をポロシングエッチングするが、第２領域の第２導
電膜下部の層間絶縁膜の上部表面とオーバーフィルエッ
チングする段階と、第１及び第２領域の第２導電膜をポ
リシングするが、第２領域の第２絶縁膜を完全に除去さ
せるエッチング段階とを含む。
めの本発明によると、半導体装置のコンタクトプラグ形
成方法は、第１領域と第２領域を有する半導体基板の第
１領域上に第１導電膜パターンを形成する段階と、第１
導電膜パターンを含んで半導体基板上に層間絶縁膜を形
成するが、第２領域に形成された層間絶縁膜が第１領域
の割に相対的に低段差を有するように形成する段階と、
層間絶縁膜をエッチングして第１領域の第１導電膜パタ
ーンの間の半導体基板乃至第１導電膜パターンの上部表
面の一部が露出されるようにコンタクトホールを形成す
る段階と、コンタクトホールがオーバーフィルされるよ
うに層間絶縁膜上に第２導電膜を形成する段階と、第１
領域の層間絶縁膜の上部表面が露出されるように第２導
電膜をポリシングエッチングする段階と、第２領域に残
存する第２導電膜をマスクで使用して第１領域の層間絶
縁膜をポロシングエッチングするが、第２領域の第２導
電膜下部の層間絶縁膜の上部表面とオーバーフィルエッ
チングする段階と、第１及び第２領域の第２導電膜をポ
リシングするが、第２領域の第２絶縁膜を完全に除去さ
せるエッチング段階とを含む。
【０００８】この方法の望ましい実施形態において、層
間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、Ｓ
ｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌ
ｙｍｅｒのうち、少なくとも１つ以上で形成される。
間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、Ｓ
ｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌ
ｙｍｅｒのうち、少なくとも１つ以上で形成される。
【０００９】この方法の望ましい実施形態において、第
２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある
１つである。
２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある
１つである。
【００１０】この方法の望ましい実施形態において、複
数のポリシング段階は、少なくとも２つ以上のプラテン
（platen）を有するポリシャを使用して順次的に１回に
行われる。
数のポリシング段階は、少なくとも２つ以上のプラテン
（platen）を有するポリシャを使用して順次的に１回に
行われる。
【００１１】この方法の望ましい実施形態において、半
導体装置のコンタクトプラグ形成方法は、第２領域の第
２導電膜を完全に除去するポリシングエッチング段階
後、第１及び第２領域の層間絶縁膜表面を平坦化させる
ポリシング段階を含む。
導体装置のコンタクトプラグ形成方法は、第２領域の第
２導電膜を完全に除去するポリシングエッチング段階
後、第１及び第２領域の層間絶縁膜表面を平坦化させる
ポリシング段階を含む。
【００１２】この方法の望ましい実施形態において、半
導体装置のコンタクト形成方法は、第２領域の第２導電
膜を完全に除去するポリシングエッチング段階後、第１
及び第２領域の層間絶縁膜をバフ研磨（buffing）する
段階を含む。
導体装置のコンタクト形成方法は、第２領域の第２導電
膜を完全に除去するポリシングエッチング段階後、第１
及び第２領域の層間絶縁膜をバフ研磨（buffing）する
段階を含む。
【００１３】上述の目的を達成するための本発明による
と、半導体装置のコンタクトプラグ形成方法は、第１領
域と第２領域を有する半導体基板の第１領域上に第１導
電膜を形成する段階と、第１導電膜パターンを含んで半
導体基板上に層間絶縁膜を形成するが、第２領域に形成
された層間絶縁膜が前記第１領域の割に相対的に低段差
を有するように形成する段階と、層間絶縁膜をエッチン
グして第１領域の第１導電膜パターンの間の半導体基板
乃至第１導電膜パターンの上部表面の一部が露出される
ようにコンタクトホールを形成する段階と、コンタクト
ホールがオーバーフィルされるように層間絶縁間上に第
２導電膜を形成する段階と、第１領域の層間絶縁膜の上
部表面が露出されるように第２導電膜をポリシングエッ
チングする段階と、第２領域に残存する第２導電膜をマ
スクで使用して第１領域の層間絶縁膜をポリシングエッ
チングし、第１及び第２領域の第２導電膜をポリシング
エッチングすることを交代に数回反復するが、第１領域
の層間絶縁膜の上部表面が第２領域の層間絶縁膜の上部
表面と並べるようにエッチングする段階を含む。
と、半導体装置のコンタクトプラグ形成方法は、第１領
域と第２領域を有する半導体基板の第１領域上に第１導
電膜を形成する段階と、第１導電膜パターンを含んで半
導体基板上に層間絶縁膜を形成するが、第２領域に形成
された層間絶縁膜が前記第１領域の割に相対的に低段差
を有するように形成する段階と、層間絶縁膜をエッチン
グして第１領域の第１導電膜パターンの間の半導体基板
乃至第１導電膜パターンの上部表面の一部が露出される
ようにコンタクトホールを形成する段階と、コンタクト
ホールがオーバーフィルされるように層間絶縁間上に第
２導電膜を形成する段階と、第１領域の層間絶縁膜の上
部表面が露出されるように第２導電膜をポリシングエッ
チングする段階と、第２領域に残存する第２導電膜をマ
スクで使用して第１領域の層間絶縁膜をポリシングエッ
チングし、第１及び第２領域の第２導電膜をポリシング
エッチングすることを交代に数回反復するが、第１領域
の層間絶縁膜の上部表面が第２領域の層間絶縁膜の上部
表面と並べるようにエッチングする段階を含む。
【００１４】この方法の望ましい実施形態において、層
間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、Ｓ
ｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌ
ｙｍｅｒのうち、少なくとも１つ以上で形成される。
間絶縁膜は、ＳｉＯ2、ＵＳＧ、ＢＰＳＧ、ＰＳＧ、Ｓ
ｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯＸ、そして絶縁性Ｐｏｌ
ｙｍｅｒのうち、少なくとも１つ以上で形成される。
【００１５】この方法の望ましい実施形態において、第
２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある
１つである。
２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌｙ−Ｓｉのうち、ある
１つである。
【００１６】この方法の望ましい実施形態において、複
数のポリシング段階は、少なくとも２つ以上のプラテン
を有するポリシャを使用して順次的に１回に行われる。
数のポリシング段階は、少なくとも２つ以上のプラテン
を有するポリシャを使用して順次的に１回に行われる。
【００１７】本発明による半導体装置のコンタクトプラ
グ形成方法は、層間絶縁膜の形成厚さが最小化でき、層
間絶縁膜の平坦度及び均一度を向上させる。
グ形成方法は、層間絶縁膜の形成厚さが最小化でき、層
間絶縁膜の平坦度及び均一度を向上させる。
【００１８】
【発明の実施の形態】図４及び図５を参照すると、本発
明の実施形態による新規の半導体装置のコンタクトプラ
グ形成方法は、半導体基板１００上に第１導電膜パター
ンが形成された第１領域ａと第１導電膜パターンが形成
されていない第２領域ｂとを有する半導体基板１００上
に第１領域ａと第２領域ｂの段差が維持されるように層
間絶縁膜１０４を形成する段階と；第１領域ａの層間絶
縁膜１０４をエッチングしてコンタクトホール１０６を
形成する段階と；コンタクトホール１０６がオーバーフ
ィルされるように層間絶縁膜１０４上に第２導電膜を形
成する段階と；第１領域ａの層間絶縁膜１０４の上部表
面が露出されるように第２導電膜をポリシングエッチン
グする段階と；第２領域ｂに残存する第２導電膜をマス
クとして使用して第１領域ａの層間絶縁膜１０４をポリ
シングエッチングする際に、第２領域ｂの第２導電膜下
部の層間絶縁膜１０４の上部表面と並べるようにエッチ
ングする段階と；第１及び第２領域ａ、ｂの第２導電膜
をポリシングエッチングする際に、第２領域ｂの第２導
電膜を完全に除去するエッチング段階と；を含む。この
ような半導体装置の製造方法によって、下部導電膜パタ
ーンが形成されていない低段差領域の層間絶縁膜１０４
の損失が殆どなくなるため、層間絶縁膜１０４の形成厚
さを最小化でき、ダミー金属配線形成による電気的特性
低下を防止でき、導電膜及び層間絶縁膜１０４を選択的
にエッチングする多重ＣＭＰ工程を行うことによって、
層間絶縁膜１０４の平坦度及び均一度を向上させること
ができる。
明の実施形態による新規の半導体装置のコンタクトプラ
グ形成方法は、半導体基板１００上に第１導電膜パター
ンが形成された第１領域ａと第１導電膜パターンが形成
されていない第２領域ｂとを有する半導体基板１００上
に第１領域ａと第２領域ｂの段差が維持されるように層
間絶縁膜１０４を形成する段階と；第１領域ａの層間絶
縁膜１０４をエッチングしてコンタクトホール１０６を
形成する段階と；コンタクトホール１０６がオーバーフ
ィルされるように層間絶縁膜１０４上に第２導電膜を形
成する段階と；第１領域ａの層間絶縁膜１０４の上部表
面が露出されるように第２導電膜をポリシングエッチン
グする段階と；第２領域ｂに残存する第２導電膜をマス
クとして使用して第１領域ａの層間絶縁膜１０４をポリ
シングエッチングする際に、第２領域ｂの第２導電膜下
部の層間絶縁膜１０４の上部表面と並べるようにエッチ
ングする段階と；第１及び第２領域ａ、ｂの第２導電膜
をポリシングエッチングする際に、第２領域ｂの第２導
電膜を完全に除去するエッチング段階と；を含む。この
ような半導体装置の製造方法によって、下部導電膜パタ
ーンが形成されていない低段差領域の層間絶縁膜１０４
の損失が殆どなくなるため、層間絶縁膜１０４の形成厚
さを最小化でき、ダミー金属配線形成による電気的特性
低下を防止でき、導電膜及び層間絶縁膜１０４を選択的
にエッチングする多重ＣＭＰ工程を行うことによって、
層間絶縁膜１０４の平坦度及び均一度を向上させること
ができる。
【００１９】以下、図２乃至図１３を参照して本発明の
実施形態をさらに詳細に説明する。図２乃至図７は、本
発明の実施形態による新規の半導体装置のコンタクトプ
ラグ１１０形成方法を順次的に示す断面図である。
実施形態をさらに詳細に説明する。図２乃至図７は、本
発明の実施形態による新規の半導体装置のコンタクトプ
ラグ１１０形成方法を順次的に示す断面図である。
【００２０】図２を参照すると、本発明の実施形態によ
る新規の半導体装置のコンタクトプラグ１１０形成方法
は、まずセルアレー領域ａと周辺回路領域ｂが定義され
た半導体基板１００のセルアレー領域ａ上にゲート電極
層１０２を形成する。この時、ゲート電極層１０２は、
ポリシリコン膜パターン１０２ａとポリシリコン膜パタ
ーン１０２ａ上に形成されたシリサイド膜パターン１０
２ｂと、絶縁膜スペーサ１０２ｃとを含んで形成され
る。
る新規の半導体装置のコンタクトプラグ１１０形成方法
は、まずセルアレー領域ａと周辺回路領域ｂが定義され
た半導体基板１００のセルアレー領域ａ上にゲート電極
層１０２を形成する。この時、ゲート電極層１０２は、
ポリシリコン膜パターン１０２ａとポリシリコン膜パタ
ーン１０２ａ上に形成されたシリサイド膜パターン１０
２ｂと、絶縁膜スペーサ１０２ｃとを含んで形成され
る。
【００２１】ゲート電極層１０２を含んで半導体基板１
０上に層間絶縁膜１０４を形成する。この時、層間絶縁
膜１０４は、上部表面が平坦化されない状態、即ち周辺
回路領域ｂの層間絶縁膜１０４がセルアレー領域ａに対
して低段差を有するように形成される。層間絶縁膜１０
４は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Depo
sition）、或いはＰＥＣＶＤ（Plasma Enhanced Chemic
al Vapor Deposition）、或いはＨＤＰ（High Density
Plasma）等の方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰ
ＳＧ（BoroPhoshoSilicate Glass）、ＰＳＧ（PhoshoSi
licate Glass）、ＳｉＮ（Silicon Nitride）、そして
ＳｉＯＮのうち、ある１つであったり、スピンコーティ
ング（spin coating）方法で形成されたＳＯＧ（Spin O
n Glass）及びＦＯＸ（Flowable Oxide）、絶縁性ポリ
マーのうち、ある１つであったり、絶縁膜の組合で形成
された複合膜である。
０上に層間絶縁膜１０４を形成する。この時、層間絶縁
膜１０４は、上部表面が平坦化されない状態、即ち周辺
回路領域ｂの層間絶縁膜１０４がセルアレー領域ａに対
して低段差を有するように形成される。層間絶縁膜１０
４は、ＬＰＣＶＤ（Low Pressure Chemical Vapor Depo
sition）、或いはＰＥＣＶＤ（Plasma Enhanced Chemic
al Vapor Deposition）、或いはＨＤＰ（High Density
Plasma）等の方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰ
ＳＧ（BoroPhoshoSilicate Glass）、ＰＳＧ（PhoshoSi
licate Glass）、ＳｉＮ（Silicon Nitride）、そして
ＳｉＯＮのうち、ある１つであったり、スピンコーティ
ング（spin coating）方法で形成されたＳＯＧ（Spin O
n Glass）及びＦＯＸ（Flowable Oxide）、絶縁性ポリ
マーのうち、ある１つであったり、絶縁膜の組合で形成
された複合膜である。
【００２２】図３において、セルアレー領域ａの層間絶
縁膜１０４をエッチングして各ゲート電極層１０２間の
半導体基板１００の一部が露出されるようにコンタクト
ホール１０６を形成する。そして、コンタクトホール１
０６がオーバーフィルされるように層間絶縁膜１０４上
に導電膜１０８を形成する。導電膜１０８は、Ｗ、Ｃ
ｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃ
ｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリ
シリコン膜のような非金属導電性物質のうち、ある１つ
である。ここでは、ポリシリコン膜１０８を使用した。
縁膜１０４をエッチングして各ゲート電極層１０２間の
半導体基板１００の一部が露出されるようにコンタクト
ホール１０６を形成する。そして、コンタクトホール１
０６がオーバーフィルされるように層間絶縁膜１０４上
に導電膜１０８を形成する。導電膜１０８は、Ｗ、Ｃ
ｕ、Ａｌ等の金属膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃ
ｕ、Ａｌ−Ｃｕ−Ｓｉ等の金属化合物であったり、ポリ
シリコン膜のような非金属導電性物質のうち、ある１つ
である。ここでは、ポリシリコン膜１０８を使用した。
【００２３】図４を参照すると、ポリシリコン膜１０８
をＣＭＰ工程で高段差を有するセルアレー領域ａの層間
絶縁膜１０４の上部表面が露出されるように選択的にエ
ッチングする。この時、ポリシリコン膜１０８ＣＭＰ工
程は、すでに常用化されているポリシリコン膜１０８エ
ッチング用スラリーを使用し、層間絶縁膜１０４をエッ
チング停止層で行われる。このようなポリシング工程
で、低段差を有する周辺回路領域ｂにポリシリコン膜１
０８が残ることになる。層間絶縁膜１０４をエッチング
停止層で使用できるセルアレー領域ａの層間絶縁膜１０
４が露出される時、摩擦力が増加されてエンドポイント
が手軽く検出されるためである。
をＣＭＰ工程で高段差を有するセルアレー領域ａの層間
絶縁膜１０４の上部表面が露出されるように選択的にエ
ッチングする。この時、ポリシリコン膜１０８ＣＭＰ工
程は、すでに常用化されているポリシリコン膜１０８エ
ッチング用スラリーを使用し、層間絶縁膜１０４をエッ
チング停止層で行われる。このようなポリシング工程
で、低段差を有する周辺回路領域ｂにポリシリコン膜１
０８が残ることになる。層間絶縁膜１０４をエッチング
停止層で使用できるセルアレー領域ａの層間絶縁膜１０
４が露出される時、摩擦力が増加されてエンドポイント
が手軽く検出されるためである。
【００２４】次に、図５において、セルアレー領域ａの
層間絶縁膜１０４をＣＭＰ工程でエッチングして周辺回
路領域ｂのポリシリコン膜１０８の厚さが完全に露出さ
れるように、即ち周辺回路領域ｂの低段差を有する層間
絶縁膜１０４の上部表面と並べるように（同一高さとな
るように）形成する。この時、コンタクトホール１０６
に充填されたポリシリコン膜１０８は、セルアレー領域
ａの層間絶縁膜１０４の割に微量であるため、一緒にエ
ッチングされて平坦化された表面を有するように形成さ
れる。
層間絶縁膜１０４をＣＭＰ工程でエッチングして周辺回
路領域ｂのポリシリコン膜１０８の厚さが完全に露出さ
れるように、即ち周辺回路領域ｂの低段差を有する層間
絶縁膜１０４の上部表面と並べるように（同一高さとな
るように）形成する。この時、コンタクトホール１０６
に充填されたポリシリコン膜１０８は、セルアレー領域
ａの層間絶縁膜１０４の割に微量であるため、一緒にエ
ッチングされて平坦化された表面を有するように形成さ
れる。
【００２５】層間絶縁膜１０４ＣＭＰは、ポリシリコン
膜１０８に対して高いエッチング選択比を有し一般的に
常用化された層間絶縁膜エッチイング用スラリーを使用
して行われる。この時、周辺回路領域ｂの残存ポリシリ
コン膜１０８がその下部の層間絶縁膜１０４をマスキン
グ（masking）することになるので、周辺回路領域ｂの
層間絶縁膜１０４は層間絶縁膜１０４ＣＭＰ工程時にエ
ッチングされることはない。従って、従来同時ＣＭＰ工
程のため使用される層間絶縁膜の厚さの割に相対的に薄
い層間絶縁膜形成が可能になる。
膜１０８に対して高いエッチング選択比を有し一般的に
常用化された層間絶縁膜エッチイング用スラリーを使用
して行われる。この時、周辺回路領域ｂの残存ポリシリ
コン膜１０８がその下部の層間絶縁膜１０４をマスキン
グ（masking）することになるので、周辺回路領域ｂの
層間絶縁膜１０４は層間絶縁膜１０４ＣＭＰ工程時にエ
ッチングされることはない。従って、従来同時ＣＭＰ工
程のため使用される層間絶縁膜の厚さの割に相対的に薄
い層間絶縁膜形成が可能になる。
【００２６】続いて、図６を参照すると、周辺回路領域
ｂに露出された残存ポリシリコン膜１０８を層間絶縁膜
１０４の割に高いエッチング選択比を有するポリシリコ
ン膜１０８エッチンス用スラリーを使用してＣＭＰ工程
で選択的にエッチングして除去する。
ｂに露出された残存ポリシリコン膜１０８を層間絶縁膜
１０４の割に高いエッチング選択比を有するポリシリコ
ン膜１０８エッチンス用スラリーを使用してＣＭＰ工程
で選択的にエッチングして除去する。
【００２７】最後に、微量の層間絶縁膜ＣＭＰ工程また
は柔らかい研磨を使用して研磨するバフ研磨工程を行う
ことにより、セルアレー領域ａと周辺回路領域ｂの層間
絶縁膜１０４の微細な表面段差を除去すると、図７に図
示されたように、平坦化された上部表面を有する層間絶
縁膜１０４とコンタクトプラグ１１０が形成される。
は柔らかい研磨を使用して研磨するバフ研磨工程を行う
ことにより、セルアレー領域ａと周辺回路領域ｂの層間
絶縁膜１０４の微細な表面段差を除去すると、図７に図
示されたように、平坦化された上部表面を有する層間絶
縁膜１０４とコンタクトプラグ１１０が形成される。
【００２８】一方、図４に図示されたように、セルアレ
ー領域ａの高段差を有する層間絶縁膜１０４の上部表面
を露出させた後、セルアレー領域ａの層間絶縁膜ＣＭＰ
工程と周辺回路領域ｂのポリシリコン膜ＣＭＰ工程を交
代に反復して行うことによって、図７に図示されたよう
に、半導体基板１００全面に平坦化された上部表面を有
する層間絶縁膜１０４とコンタクトプラグ１１０を形成
することができる。この時、最後に行われる絶縁膜ＣＭ
Ｐ工程の代わりにバフ研磨工程を行うこともできる。こ
の時、上述のような層間絶縁膜１０４平坦化及びコンタ
クトプラグ１１０形成のためのＣＭＰ工程は、少なくと
も２つ以上のプラテンを有するマルチフェーズ（multi-
phase）ＣＭＰ工程装備を使用して１回（one step）で
行われる。
ー領域ａの高段差を有する層間絶縁膜１０４の上部表面
を露出させた後、セルアレー領域ａの層間絶縁膜ＣＭＰ
工程と周辺回路領域ｂのポリシリコン膜ＣＭＰ工程を交
代に反復して行うことによって、図７に図示されたよう
に、半導体基板１００全面に平坦化された上部表面を有
する層間絶縁膜１０４とコンタクトプラグ１１０を形成
することができる。この時、最後に行われる絶縁膜ＣＭ
Ｐ工程の代わりにバフ研磨工程を行うこともできる。こ
の時、上述のような層間絶縁膜１０４平坦化及びコンタ
クトプラグ１１０形成のためのＣＭＰ工程は、少なくと
も２つ以上のプラテンを有するマルチフェーズ（multi-
phase）ＣＭＰ工程装備を使用して１回（one step）で
行われる。
【００２９】例えば、マルチフェーズＣＭＰ工程装備が
２つのプラテンを有する場合、第１は、ポリシリコン膜
ＣＭＰ用で使用され、第２は、絶縁膜ＣＭＰ用で使用さ
れるようにする。そしてマルチフェーズＣＭＰ工程装備
が４つのプラテンを有する場合、ポリＣＭＰ−絶縁膜Ｃ
ＭＰ−ポリＣＭＰ−絶縁膜ＣＭＰ順でポリシングエッチ
ング工程を行い、この時、同じポリＣＭＰとしても各段
階に適合する別の種類のスラリーを使用してエッチング
工程を行うこともできる。
２つのプラテンを有する場合、第１は、ポリシリコン膜
ＣＭＰ用で使用され、第２は、絶縁膜ＣＭＰ用で使用さ
れるようにする。そしてマルチフェーズＣＭＰ工程装備
が４つのプラテンを有する場合、ポリＣＭＰ−絶縁膜Ｃ
ＭＰ−ポリＣＭＰ−絶縁膜ＣＭＰ順でポリシングエッチ
ング工程を行い、この時、同じポリＣＭＰとしても各段
階に適合する別の種類のスラリーを使用してエッチング
工程を行うこともできる。
【００３０】上述のような半導体装置のコンタクトプラ
グ１１０形成方法は、選択的な多重ポリシングエッチン
グが行われることによって、各ＣＭＰ工程除去が容易
で、特にポリＣＭＰの場合、選択比差による充分なＣＭ
Ｐ時間マージンを得ることができる長所がある。
グ１１０形成方法は、選択的な多重ポリシングエッチン
グが行われることによって、各ＣＭＰ工程除去が容易
で、特にポリＣＭＰの場合、選択比差による充分なＣＭ
Ｐ時間マージンを得ることができる長所がある。
【００３１】図８乃至図１３は、本発明の他の実施形態
による半導体装置のコンタクトプラグ２１０形成方法を
順次的に示す断面図である。図８を参照すると、本発明
の他の実施形態による新規の半導体装置の金属配線間ビ
ア（via）コンタクトプラグ２１０形成方法は、まず半
導体基板２００上に金属配線膜パターン２０２を形成す
る。そして金属配線膜パターン２０２を含んで半導体基
板２００上に層間絶縁膜２０４を形成する。層間絶縁膜
２０４は、ＬＰＣＶＤ、或いはＰＥＣＶＤ、或いはＨＤ
Ｐなどの方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳ
Ｇ、ＰＳＧ、ＳｉＮ、そしてＳｉＯＮのうち、ある１つ
であったり、スピンコーティング（spin coating）方法
で形成されたＳＯＧ及びＦＯＸ、絶縁性ポリマーのう
ち、ある１つであったり、絶縁膜の組合で形成された複
合膜である。この時、金属配線膜パターン２０２が形成
されていない領域ｄの層間絶縁膜２０４は、相対的に低
段差を有するように形成される。
による半導体装置のコンタクトプラグ２１０形成方法を
順次的に示す断面図である。図８を参照すると、本発明
の他の実施形態による新規の半導体装置の金属配線間ビ
ア（via）コンタクトプラグ２１０形成方法は、まず半
導体基板２００上に金属配線膜パターン２０２を形成す
る。そして金属配線膜パターン２０２を含んで半導体基
板２００上に層間絶縁膜２０４を形成する。層間絶縁膜
２０４は、ＬＰＣＶＤ、或いはＰＥＣＶＤ、或いはＨＤ
Ｐなどの方法で形成されたＳｉＯ2、ＵＳＧ、ＢＰＳ
Ｇ、ＰＳＧ、ＳｉＮ、そしてＳｉＯＮのうち、ある１つ
であったり、スピンコーティング（spin coating）方法
で形成されたＳＯＧ及びＦＯＸ、絶縁性ポリマーのう
ち、ある１つであったり、絶縁膜の組合で形成された複
合膜である。この時、金属配線膜パターン２０２が形成
されていない領域ｄの層間絶縁膜２０４は、相対的に低
段差を有するように形成される。
【００３２】図９において、層間絶縁膜２０４をエッチ
ングして金属配線膜パターン２０２の上部の表面が露出
されるようにビア２０６を形成する。次、ビア２０６を
オーバーフィルして層間絶縁膜２０４上に導電膜２０８
を形成する。導電膜２０８は、Ｗ、Ｃｕ、Ａｌ等の金属
膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓ
ｉ等の金属化合物であったり、ポリシリコン膜のような
非金属導電性物質のうち、ある１つである。ここでは、
タングステン膜２０８を使用した。
ングして金属配線膜パターン２０２の上部の表面が露出
されるようにビア２０６を形成する。次、ビア２０６を
オーバーフィルして層間絶縁膜２０４上に導電膜２０８
を形成する。導電膜２０８は、Ｗ、Ｃｕ、Ａｌ等の金属
膜であったり、Ｗ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓ
ｉ等の金属化合物であったり、ポリシリコン膜のような
非金属導電性物質のうち、ある１つである。ここでは、
タングステン膜２０８を使用した。
【００３３】図１０を参照すると、タングステン膜２０
８をＣＭＰ工程でエッチングするが、金属膜パターン２
０２が形成された領域ｃの高段差を有する層間絶縁膜２
０４の上部表面が露出されるようにポリシングエッチン
グする。
８をＣＭＰ工程でエッチングするが、金属膜パターン２
０２が形成された領域ｃの高段差を有する層間絶縁膜２
０４の上部表面が露出されるようにポリシングエッチン
グする。
【００３４】タングステン膜ＣＭＰは、すでに常用化さ
れたタングステン膜エッチング用スラリーを使用して選
択的に行われ、この時、低段差部位のタングステン膜２
０８の一部が残るようになる。
れたタングステン膜エッチング用スラリーを使用して選
択的に行われ、この時、低段差部位のタングステン膜２
０８の一部が残るようになる。
【００３５】図１１において、露出された高段差部位の
層間絶縁膜２０４を絶縁膜エッチング用スラリーを使用
してポリシングする。この時、低段差部位の残存タング
ステン膜２０８がその下部の層間絶縁膜２０４に対する
マスク役割を果たすため、低段差部位の層間絶縁膜２０
４の損失を防止するようになる。従って、層間絶縁膜２
０４形成時、その厚さを最小化させることが可能にな
る。
層間絶縁膜２０４を絶縁膜エッチング用スラリーを使用
してポリシングする。この時、低段差部位の残存タング
ステン膜２０８がその下部の層間絶縁膜２０４に対する
マスク役割を果たすため、低段差部位の層間絶縁膜２０
４の損失を防止するようになる。従って、層間絶縁膜２
０４形成時、その厚さを最小化させることが可能にな
る。
【００３６】図１２を参照すると、低段差部位の残存タ
ングステン膜２０８をタングステン膜エッチング用スラ
リーを使用して除去されるようにポリシングエッチング
する。そして、層間絶縁膜２０４の上部表面を平坦化さ
せるため少量の酸化膜ＣＭＰ乃至バフ研磨工程を行う
と、図１３に図示されたように、平坦化された層間絶縁
膜２０４とビアコンタクトプラグ２１０が形成される。
ングステン膜２０８をタングステン膜エッチング用スラ
リーを使用して除去されるようにポリシングエッチング
する。そして、層間絶縁膜２０４の上部表面を平坦化さ
せるため少量の酸化膜ＣＭＰ乃至バフ研磨工程を行う
と、図１３に図示されたように、平坦化された層間絶縁
膜２０４とビアコンタクトプラグ２１０が形成される。
【００３７】一方、高段差部位の層間絶縁膜２０４の上
部表面を露出させる導電膜ＣＭＰ工程後、絶縁膜ＣＭＰ
を交互に反復的に行って層間絶縁膜２０４の平坦化とビ
アコンタクトプラグ２１０を得ることができる。この
時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研
磨工程を行うこともできる。
部表面を露出させる導電膜ＣＭＰ工程後、絶縁膜ＣＭＰ
を交互に反復的に行って層間絶縁膜２０４の平坦化とビ
アコンタクトプラグ２１０を得ることができる。この
時、最後に行われる絶縁膜ＣＭＰ工程の代わりにバフ研
磨工程を行うこともできる。
【００３８】上述のような層間絶縁膜２０４平坦化及び
ビアコンタクトプラグ２１０形成のためのＣＭＰ工程
は、上述の１実施形態のように、少なくとも２つ以上の
プラテンを有するマルチフェーズＣＭＰ工程装備を使用
して１回で行われる。
ビアコンタクトプラグ２１０形成のためのＣＭＰ工程
は、上述の１実施形態のように、少なくとも２つ以上の
プラテンを有するマルチフェーズＣＭＰ工程装備を使用
して１回で行われる。
【００３９】上述のような半導体装置のコンタクトプラ
グ２１０形成方法によれば、低段差領域の層間絶縁膜２
０４の初期平坦化のためのダミーゲート電極層乃至ダミ
ー金属配線膜パターン形成が必要なくなる。
グ２１０形成方法によれば、低段差領域の層間絶縁膜２
０４の初期平坦化のためのダミーゲート電極層乃至ダミ
ー金属配線膜パターン形成が必要なくなる。
【００４０】
【発明の効果】本発明は、従来の半導体装置のコンタク
トプラグ形成方法が導電膜と層間絶縁膜を同時にＣＭＰ
することによって層間絶縁膜を厚く形成しなければなら
ない問題点と、これによるディープコンタクトエッチン
グを行わなければならない問題点と、導電膜と層間絶縁
膜を同時にＣＭＰすることによって、層間絶縁膜の平坦
度及び均一度が低下される問題点と、導電膜と層間絶縁
膜に対して選択比を有さないスラリーを開発し難いとい
う問題点を解決したものとして、下部導電膜パターンが
形成されていない低段差領域の層間絶縁膜の損失が殆ど
ないため、層間絶縁膜の形成厚さを最小化でき、低段差
領域の初期層間絶縁膜平坦化のためダミー金属配線形成
による電気的特性低下が防止でき、導電膜及び層間絶縁
膜を選択的にエッチングする多重ＣＭＰ工程を行うこと
によって層間絶縁膜及びコンタクトプラグの平坦度及び
均一度を向上させることができるという効果がある。
トプラグ形成方法が導電膜と層間絶縁膜を同時にＣＭＰ
することによって層間絶縁膜を厚く形成しなければなら
ない問題点と、これによるディープコンタクトエッチン
グを行わなければならない問題点と、導電膜と層間絶縁
膜を同時にＣＭＰすることによって、層間絶縁膜の平坦
度及び均一度が低下される問題点と、導電膜と層間絶縁
膜に対して選択比を有さないスラリーを開発し難いとい
う問題点を解決したものとして、下部導電膜パターンが
形成されていない低段差領域の層間絶縁膜の損失が殆ど
ないため、層間絶縁膜の形成厚さを最小化でき、低段差
領域の初期層間絶縁膜平坦化のためダミー金属配線形成
による電気的特性低下が防止でき、導電膜及び層間絶縁
膜を選択的にエッチングする多重ＣＭＰ工程を行うこと
によって層間絶縁膜及びコンタクトプラグの平坦度及び
均一度を向上させることができるという効果がある。
【図１】 従来の半導体装置のコンタクトプラグ形成方
法であって、（ａ）〜（ｃ）はそれぞれ、各段階を順次
的に示した断面図である。
法であって、（ａ）〜（ｃ）はそれぞれ、各段階を順次
的に示した断面図である。
【図２】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図３】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図４】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図５】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図６】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図７】 本発明の実施形態による半導体装置のコンタ
クトプラグ形成方法を順次的に示す断面図である。
クトプラグ形成方法を順次的に示す断面図である。
【図８】 本発明の他の実施形態による半導体装置のコ
ンタクトプラグ形成方法を順次的に示す断面図である。
ンタクトプラグ形成方法を順次的に示す断面図である。
【図９】 本発明の他の実施形態による半導体装置のコ
ンタクトプラグ形成方法を順次的に示す断面図である。
ンタクトプラグ形成方法を順次的に示す断面図である。
【図１０】 本発明の他の実施形態による半導体装置の
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
【図１１】 本発明の他の実施形態による半導体装置の
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
【図１２】 本発明の他の実施形態による半導体装置の
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
【図１３】 本発明の他の実施形態による半導体装置の
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
コンタクトプラグ形成方法を順次的に示す断面図であ
る。
１０，１００，２００ 半導体基板 １２，１０２ ゲート電極層 １４，１０４，２０４ 層感絶縁膜 １６，１０６，２０６ コンタクトホール １８，１０８，２０８ 導電膜 ２０，１１０，２１０ コンタクトプラグ ２０２ 金属配線膜パターン
Claims (10)
- 【請求項１】 第１領域と第２領域を有する半導体基板
の前記第１領域上に第１導電膜パターンを形成する段階
と、 前記第１導電膜パターンを含んで前記半導体基板上に層
間絶縁膜を形成するが、 前記第２領域に形成された層間絶縁膜が前記第１領域の
割に相対的に低段差を有するように形成する段階と、 前記層間絶縁膜をエッチングして第１領域の前記第１導
電膜パターンの間の半導体基板乃至前記第１導電膜パタ
ーンの上部表面の一部が露出されるようにコンタクトホ
ールを形成する段階と、 前記コンタクトホールがオーバーフィルされるように前
記層間絶縁膜上に第２導電膜を形成する段階と、 前記第１領域の層間絶縁膜の上部表面が露出されるよう
に前記第２導電膜をポリシングエッチングする段階と、 前記第２領域に残存する第２導電膜をマスクで使用して
前記第１領域の層間絶縁膜をポリシングエッチングする
が、前記第２領域の前記第２導電膜下部の層間絶縁膜の
上部表面と並べるようにエッチングする段階と、 前記第１及び第２領域の第２導電膜をポリシングする
が、前記第２領域の第２絶縁膜を完全に除去させるエッ
チング段階とを含むことを特徴とする半導体装置のコン
タクトプラグ形成方法。 - 【請求項２】 前記層間絶縁膜は、ＳｉＯ2、ＵＳＧ、
ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯ
Ｘ、そして絶縁性ポリマーのうち、少なくとも１つ以上
で形成されることを特徴とする請求項１に記載の半導体
装置のコンタクトプラグ形成方法。 - 【請求項３】 前記第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ
−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌ
ｙ−Ｓｉのうち、ある１つであることを特徴とする請求
項１に記載の半導体装置のコンタクトプラグ形成方法。 - 【請求項４】 前記複数のポリシング段階は、少なくと
も２つ以上のプラテンを有するポリシャを使用して順次
的に１回に行われることを特徴とする請求項１に記載の
半導体装置のコンタクトプラグ形成方法。 - 【請求項５】 前記半導体装置のコンタクトプラグ形成
方法は、前記第２領域の第２導電膜を完全に除去するポ
リシングエッチング段階後、第１及び第２領域の層間絶
縁膜表面を平坦化させるポリシング段階を含むことを特
徴とする請求項１に記載の半導体装置のコンタクトプラ
グ形成方法。 - 【請求項６】 前記半導体装置のコンタクトプラグ形成
方法は、前記第２領域の第２導電膜を完全に除去するポ
リシングエッチング段階後、第１及び第２領域の層間絶
縁膜をバフ研磨する段階を含むことを特徴とする請求項
１に記載の半導体装置のコンタクトプラグ形成方法。 - 【請求項７】 第１領域と第２領域を有する半導体基板
の前記第１領域上に第１導電膜パターンを形成する段階
と、 前記第１導電膜パターンを含んで前記半導体基板上に層
間絶縁膜を形成するが、 前記第２領域に形成された層間絶縁膜が前記第１領域の
割に相対的に低段差を有するように形成する段階と、 前記層間絶縁膜をエッチングして前記第１領域の前記第
１導電膜パターンの間の半導体基板乃至前記第１導電膜
パターンの上部表面の一部が露出されるようにコンタク
トホールを形成する段階と、 前記コンタクトホールがオーバーフィルされるように前
記層間絶縁膜上に第２導電膜を形成する段階と、 前記第１領域の層間絶縁膜の上部表面が露出されるよう
に前記第２導電膜をポリシングエッチングする段階と、 前記第２領域に残存する第２導電膜をマスクで使用して
前記第１領域の層間絶縁膜をポリシングエッチングし、
前記第１及び第２領域の第２導電膜をポリシングエッチ
ングすることを交代に数回反復するが、前記第１領域の
層間絶縁膜の上部表面が前記第２領域の層間絶縁膜の上
部表面と並べるようにエッチングする段階とを含むこと
を特徴とする半導体装置のコンタクトプラグ形成方法。 - 【請求項８】 前記層間絶縁膜は、ＳｉＯ2、ＵＳＧ、
ＢＰＳＧ、ＰＳＧ、ＳｉＮ、ＳｉＯＮ、ＳＯＧ、ＦＯ
Ｘ、そして絶縁性ポリマーのうち、少なくとも１つ以上
で形成されることを特徴とする請求項７に記載の半導体
装置のコンタクトプラグ形成方法。 - 【請求項９】 前記第２導電膜は、Ｗ、Ｃｕ、Ａｌ、Ｗ
−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｃｕ−Ｓｉ、そしてＰｏｌ
ｙ−Ｓｉのうち、ある１つであることを特徴とする請求
項７に記載の半導体装置のコンタクトプラグ形成方法。 - 【請求項１０】 前記複数のポリシング段階は、少なく
とも２つ以上のプラテンを有するポリシャを使用して順
次的に１回に行われることを特徴とする請求項７に記載
の半導体装置のコンタクトプラグ形成方法。
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