KR0151425B1 - 반도체 소자의 본딩 패드 형성방법 - Google Patents
반도체 소자의 본딩 패드 형성방법 Download PDFInfo
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Abstract
본 발명은 층간 제1절연막 상부에 제2절연막을 형성하는 단계; 예정된 금속배선의 역패턴 형상으로 상기 제2절연막을 패터닝하는 단계; 금속 콘택홀을 형성하는 단계; 전체구조 상부에 금속막 및 평탄화용 제3절연막을 형성하는 단계; 상기 제2절연막 표면이 노출될때까지 상기 제3절연막 및 금속막을 폴리싱하여 기판을 평탄화하는 단계; 전체구조 상부에 소자보호용 제4절연막을 형성하는 단계; 본딩패드 부위의 상기 질화막 및 제3절연막을 제거하는 단계를 포함하여 기판이 평탄화된 이후에 소자보호용 절연막을 형성하고 본딩패드를 형성하는 것을 특징으로 하는 반도체 소자의 본딩 패드 형성방법에 관한 것으로, 소자보호용 절연막에서 발생하는 크랙과 같은 문제점을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과를 가져온다.
Description
제1도는 종래기술에 따라 본딩 패드가 형성된 상태의 단면도.
제2도 내지 제2e도는 본 발명의 일실시예에 따른 본딩 패드 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
21 : 실리콘 기판 22 : 고농도 불순물 이온주입영역
23 : 절연용 산화막 24 : 질화막
29 : 콘택홀 30 : 금속막
31 : 평탄화용 산화막 32 : 소자보호용 질화막
33 : 본딩패드
본 발명은 반도체 소자 제조 공정중 본딩(bonding) 패드(pad) 부위를 형성하는 방법에 관한 것이다.
일반적으로, 반도체 제조 공정은 금속배선 및 패시베이션 공정 이후에, 본딩을 위해 금속배선의 소정부위를 오픈시키는 본딩패드 형성 공정을 진행하게 된다.
제1도는 종래기술에 따라 본딩패드가 형성된 상태의 단면도로서, 고농도 불순물 이온주입영역(2)을 갖는 실리콘기판(1) 상에 절연용 산화막(3)을 형성하고, 사진식각법으로 콘택홀을 형성한 다음에 금속배선(4)을 형성하고, 플라즈마 화학기상증착법(PECVD)으로 소자보호용 질화막(5)을 형성한 후 금속배선(4)을 오픈시켜 본딩패드(6) 부위를 형성한다.
그러나, 상기와 같은 종래의 본딩패드 제조방법으로는 금속배선(4)과 보호막인 질화막(5) 및 절연용 산화막(3) 간의 단자(topology), 응력(stress)에 의해 질화막(5)에 크랙(crack)이 발생하여 반도체 소자의 신뢰성에 나쁜 영향을 주게되는 문제점이 있다.
따라서, 본 발명은 본딩패드 부위의 질화막에서 발생하는 크랙 현상을 원천적으로 방지하는 반도체 소자의 본딩패드 형성방법을 제공함을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 층간 제1절연막 상부에 제2절연막을 형성하는 단계; 예정된 금속배선의 역패턴 형상으로 상기 제2절연막을 패터닝하는 단계; 금속 콘택홀을 형성하는 단계; 상기 제2절연막 표면이 노출될때까지 상기 제3절연막 및 금속막을 폴리싱하여 기판을 평탄화하는 단계; 전체구조 상부에 소자보호용 제4절연막을 형성하는 단계; 본딩패드 부위의 상기 제4절연막 및 제3절연막을 제거하는 단계를 포함하여 기판이 평탄화된 이후에 소자보호용 절연막을 형성하고 본딩패드를 형성하는 것을 특징으로 한다.
이하, 첨부된 도면 제2a 내지 제2e도를 참조하여 본 발명을 상세히 설명한다.
제2a도 내지 제2e도는 본 발명의 일실시예에 따른 본딩패드 형성 공정도로서, 먼저, 제2a도에 도시된 바와 같이 고농도 불순물 이온주입영역(22)을 갖는 실리콘기판(21) 상에 절연용 산화막(23)을 형성한 다음에, 전체구조의 상부에 질화막(27)을 증착하고 사진식각법으로 이후에 형성될 금속배선의 역패턴(reversepattern) 형상으로 질화막(27)을 패터닝 한다. 이때, 상기 질화막(27) 식각시 과도식각을 진행하여 하부의 산화막(23)도 소정두께가 식각되도록 한다.
이어서, 제2b도와 같이 사진식각법으로 금속콘택을 위한 콘택홀(29)을 형성하여 고농도 불순물 주입영역(22)을 노출시키고 제2c도와 같이 전체구조의 상부에 소정의 금속막(30)과 평탄화용 산화막(31)을 차례로 형성한다. 이때, 상기 금속막(30)은 Al+Si+Cu 합금막 또는 전이금속막이 포함된 Al+Si+Cu 합금막을 사용하며, 상기 산화막(31)으로는 오존-TEOS 산화막 또는 플라즈마를 이용한 TEOS 산화막을 사용한다.
계속해서, 제2d도는 CMP(Chemical mechanical polishing) 방법으로 상기 질화막(27)이 노출될때까지 상기 평탄화용 산화막(31)과 금속막(30)을 폴리싱하여 질화막(27) 상부의 금속막(30)을 제거하면서 기판을 평탄화 한다.
끝으로, 제2e도는 전체구조의 상부에 플라즈마 화학기상증착법으로 질화막(32)을 증착한 다음에, 사진식각법으로 본딩패드(33) 부위의 상기 질화막(32)을 제거하고 노출된 본딩패드 부위의 산화막(31)을 건식 또는 습식 식각법으로 제거한다.
이상, 상기 설명과 같이 이루어지는 본 발명은 소자보호용 질화막을 기판이 평탄화된 상태에서 형성하고 본딩패드 형성 공정을 진행함으로써 소자보호용 질화막에서 발생하는 크랙과 같은 문제점을 방지하여 반도체 소자의 신뢰성을 향상시키는 효과를 가져온다.
Claims (6)
- 반도체 소자의 본딩 패드 형성방법에 있어서; 층간 제1절연막 상부에 제2절연막을 형성하는 단계; 예정된 금속배선의 역패턴 형상으로 상기 제2절연막을 패터닝하는 단계; 금속 콘택홀을 형성하는 단계; 전체구조 상부에 금속막 및 평탄화용 제3절연막을 형성하는 단계; 상기 제2절연막 표면이 노출될때까지 상기 제3절연막 및 상기 금속막을 폴리싱하여 기판을 평탄화하는 단계; 전체구조 상부에 소자보호용 제4절연막을 형성하는 단계; 및 본딩패드 부위의 상기 제4절연막 및 상기 제3절연막을 제거하는 단계를 포함하여 이루어진 반도체 소자의 본딩패드 형성방법.
- 제1항에 있어서; 상기 금속배선의 역패턴 형상으로 상기 제2절연막을 패터닝할 시, 상기 제2절연막을 과도식각하여 하부의 상기 제1절연막이 소정두께 식각되도록 하는 반도체 소자의 본딩패드 형성방법.
- 제1항에 있어서; 상기 제3절연막 및 상기 금속막의 폴리싱은 CMP(Chemical Mechanical Polishing)으로 이루어지는 반도체 소자의 본딩패드 형성방법.
- 제1항에 있어서; 상기 제2절연막 및 상기 소자보호용 제4절연막은 각각 질화막인 반도체 소자의 본딩패드 형성방법.
- 제1항에 있어서; 상기 평탄화용 제3절연막은 TEOS 산화막인 반도체 소자의 본딩패드 형성방법.
- 제1항에 있어서, 상기 제1절연막은 산화막인 반도체 소자의 본딩 패드 형성방법.
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