KR100223284B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 금속배선이 형성될 부분에 트렌치를 형성하고, 낮은 리플로우 온도를 갖는 전도물질을 증착한 후 화학적 기계적 연마공정을 실시하므로써 금속 배선 형성 후의 표면 평탄화를 달성할 수 있고, 반도체 소자의 고집적하를 가능하게 하며 소자의 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 제시된다.

Description

반도체 소자의 금속배선 형성방법
제 1a 내지 1i 도는 본 발명에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 제 1 층간 절연막
3 : 제 1 질화막 4 : 제 1 산화막
5 : 제 1 트렌치 6 : 제 1 티타늄층
7 : 제 1 도전층 8 : 제 2 층간 절연막
9 : 제 2 질화막 10 : 제 2 산화막
11 : 제 2 트렌치 12 : 비아홀
13 : 제 2 티타늄층 14 : 제 2 도전층
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 특히 낮은 리플로우(Reflow) 온도를 갖는 전도물질을 증착하고 이를 화학적 기계적 연마(Chemical Mechanical Polishing;CMP) 공정에 의해 평탄화시키므로써 금속배선의 수율을 향상시킬 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.
반도체 소자의 고집적화 되어감에 다라 하부 구조체의 토폴러지(Topology)는 심화되어 후속공정을 어렵게 한다. 후속공정을 용이하게 실시하기 위해서는 표면 평탄화 공정을 실시하여야 하며, 종래에는 절연막을 평탄화하는 방법을 주로 실시하였다. 그러나 종래의 층간 절연막 평탄화 방법은 층간 절연막의 갭(Inter level Dielectric Gap)을 채우는 문제와 이에 수반되어 일어나는 부분적 혹은 전체적 평탄화에 문제가 있었다. 또한 금속배선용으로 사용되는 전도물질로 순수 알류미늄을 사용할 경우 알루미늄의 리플로우 온도가 높아 다른 층에 악영향을 초래하였다.
따라서, 본 발명은 낮은 리플로우 온도를 갖는 전도물질을 증착하고 이를 화학적 기계적 연마 공정으로 평탄화하므로써 상기한 문제점을 해결할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명의 금속배선 형성방법은 반도체 기판상에 제 1 층간 절연막을 형성하고 화학적 기계적 연마 공정으로 연마하는 단계와, 상기 제 1 층간 절연막상에 제 1 질화막 제 1 산화막을 순차적으로 형성하는 단계와, 제 1 금속배선이 형성될 부분의 상기 제 1 산화막 및 상기 제 1 질화막을 순차적으로 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 포함한 상기 제 1 산화막상에 제 1 티타늄층 및 낮은 온도에서 리플로우 가능한 제 1 알루미늄 합금층을 순차적으로 증착한 후, 리플로우 공정을 실시하는 단계와, 상기 제 1 산화막이 충분히 노출될 때까지 화학적 기계적 연마 공정을 실시하여 상기 제 1 트렌치내에만 상기 제 1 알루미늄 합금층이 매립되고, 이로 인하여 제 1 금속배선이 형성되는 단계와, 상기 제 1 금속배선 및 상기 제 1 산화막상에 제 2 층간 절연막, 제 2 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 제 2 금속배선이 형성될 부분의 상기 제 2 산화막을 식각하여 제 2 트렌치를 형성하는 단계와, 비아홀 마스크를 사용한 리소그라피 공정 및 식각공정으로 상기 제 2 트렌치 하부의 상기 제 2 질화막과 상기 제 2 층간 절연막의 일부를 식각하여 비아홀을 형성하는 단계와, 상기 제 2 트랜치 및 상기 비아홀을 포함한 상기 제 2 산화막상에 제 2 티타늄층 및 낮은 온도에서 리플로우 가능한 제 2 알루미늄 합금층을 증착한 후, 리플로우 공정을 실시하는 단계와, 상기 제 2 산화막이 충분히 노출되도록 화학적 기계적 연마 공정을 실시하여 상기 제 2 트렌치 및 비아홀 내에만 상기 제 2 알루미늄 합금층이 매립되고, 이로 인하여 제 2 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제 1a 내지 1i는 본 발명에 의한 반도체 소자의 금속배선 형성단계를 도시한 소자의 단면도이다.
제 1a 도는 반도체 기판(1)상에 트랜지스터 및 캐패시터 등과 같은 단위셀(도시하지 않음) 형성공정을 완료한 후, 이웃한 셀과 전기적으로 절연시키고 각 단위셀을 보호하기 위하여 제 1 층간 절연막(2)을 형성한 상태를 나타내는 단면도이다.
여기에서, 제 1 층간 절연막(2)은 이전에 진행된 공정(예를들어, 필드산화막, 트랜지스터, 비트라인 및 캐패시터등의 제조공정)에 의해 부분적으로 토폴러지가 심화되어 표면이 고르지 못하여 후속공정을 어렵게 한다. 따라서, 제 1 층간 절연막(2)을 화학 기계적 연마 공정으로 평탄화한다.
제 1b 도는 제 1 층간 절연막(2)상에 제 1 질화막(SiN ;3)을 얇게 형성한 상태를 나타내는 소자의 단면도이다. 제 1 질화막(3)은 500 내지 900Å의 두께로 형성하며, 이후의 트렌치 형성공정시 식각정지층 역할을 한다.
제 1c 도는 제 1 질화막(3)상에 제 1 산화막(SiO2; 4)을 형성한 후 제 1 금속배선 마스크를 사용한 리소그라피 공정 및 식각공정으로 제 1 금속배선이 형성될 부분의 제 1 산화막(4) 및 제 1 질화막(3)을 순차적으로 식각하여 제 1 트렌치(5)를 형성한 상태를 나타낸다.
제 1d 도는 제 1 트렌치(5)를 포함한 제 1 산화막(4)상에 제 1 티타늄층(6)을 100 내지 200Å의 얇은 두께로 형성하고, 제 1 티타늄층(6)상에 낮은 리플로우 온도를 갖는 제 1 도전층(7)을 형성한 후, 리플로우 공정을 실시한 상태를 나타낸다.
여기에서, 제 1 도전층(7)은 알루미늄 합금을 이용하여 4000 내지 6000Å의 두께로 증착하여 형성되며, 이때 알루미늄 합금은 98.5wt%의 알루미늄, 1wt%의 게르마늄 및 0.5wt%의 구리로 이루어진다. 이러한 알루미늄 합금으로 된 제 1 도전층(7)을 리플로우하는 공정은 400 내지 450℃의 저온에서 150 내지 200초간 열처리하므로써 이루어진다.
제 1e 도는 화학적 기계적 연마공정으로 제 1 산화막(4)이 충분히 노출될때까지 제 1 도전층(7)을 연마하여 제 1 트렌치(5)내에만 제 1 도전층(7)이 매립되도록 하여 제 1 금속배선을 형성한 상태를 나타낸다.
여기에서, 화학적 기계적 연마공정은 0.2㎛/min 정도의 연마 비율로 실시한다.
제 1f 도는 제 1 금속배선(7) 및 제 1 산화막(4)상에 제 2 층간 절연막(8), 제 2 질화막(9) 및 제 2 산화막(10)을 순차적으로 형성한 후, 제 2 금속배선 마스크를 사용한 리소그라피 공정 및 식각공정으로 제 2 금속배선이 형성될 부분의 제 2 산화막(10)을 식각하여 제 2 트렌치(11)를 형성한 것이 도시된다. 여기에서, 제 2 질화막(9)은 500 내지 900Å의 두께로 형성한다.
제 1g 도는 비아홀 마스크를 사용한 리소그라피 공정 및 식각공정으로 제 2 트렌치(11) 하부의 제 2 질화막(9) 및 제 2 층간 절연막(8)을 식각하여 비아홀(12)을 형성한 상태를 나타낸다.
여기에서, 제 2 산화막(10)의 두께는 상기 제 2 질화막(9)의 두께와 더불어 제 2 금속배선의 두께를 결정하므로 이를 고려하여 적정두께로 형성한다.
제 1h 도는 제 2 트렌치(11) 및 비아홀(12)을 포함한 제 2 산화막(10)상에 제 2 티타늄층(13)을 약 100 내지 200Å의 얇은 두께로 형성하고, 제 2 티타늄층(13)상에 낮은 리플로우 온도를 갖는 제 2 도전층(14)을 형성한 후, 리플로우 공정을 실시한 상태를 나타낸다.
여기에서, 제 2 도전층(14)은 제 1 도전층(7)과 마찬가지로 98.5wt%의 알루미늄, 1wt%의 게르마튬 및 0.5wt%의 구리로 이루어진 알루미늄 합금을 4000 내지 6000Å의 두께로 증착하여 형성된다. 이러한 알루미늄 합금으로 된 제 2 도전층(14)을 리플로우하는 공정은 제 1 도전층(7)에서와 마찬가지로 400 내지 450℃의 저온에서 150 내지 200초간 열처리하여 이루어진다.
제 1I 도는 제 2 도전층(14)을 화학적 기계적 연마공정으로 제 2 산화막(10)이 충분히 노출될 때까지 연마하여 제 2 트렌치(11) 및 비아홀(12)내에만 제 2 도전층(14)을 나겨 제 2 금속배선을 형성한 상태를 나타낸다.
여기에서, 화학적 기계적 연마공정은 0.2㎛/min 정도의 연마 비율로 실시한다.
상술한 바와같이 본 발명은 금속배선이 형성될 부분에 트렌치를 형성하고, 낮은 리플로우 온도를 갖는 전도물질을 증착한 후 화학 기계적 연마공정을 실시하므로써 표면 평탄화가 달성된 금속배선을 형성할 수 있을 뿐만 아니라 반도체 소자의 고집적화를 가능하게 하며, 소자의 제조 수율을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 기판상에 제 1 층간 절연막을 형성하고 화학적 기계적 연마 공정으로 연마하는 단계와, 상기 제 1 층간 절연막상에 제 1 질화막 및 제 1 산화막을 순차적으로 형성하는 단계와, 제 1 금속배선이 형성될 부분의 상기 제 1 산화막 및 상기 제 1 질화막을 순차적으로 식각하여 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 포함한 상기 제 1 산화막상에 제 1 티타늄층 및 낮은 온도에서 리플로우 가능한 제 1 알루미늄 합금층을 순차적으로 증착한 후, 리플로우 공정을 실시하는 단계와, 상기 제 1 산화막이 충분히 노출될 때까지 화학적 기계적 연마 공정을 실시하여 상기 제 1 트렌치내에만 상기 제 1 알루미늄 합금층이 매립되고, 이로 인하여 제 1 금속배선이 형성되는 단계와,상기 제 1 금속배선 및 상기 제 1 산화막상에 제 2 층간 절연막, 제 2 질화막 및 제 2 산화막을 순차적으로 형성하는 단계와, 제 2 금속배선이 형성될 부분의 상기 제 2 산화막을 식각하여 제 2 트렌치를 형성하는 단계와, 비아홀 마스크를 사용한 리소그라피 공정 및 식각공정으로 상기 제 2 트렌치 하부의 상기 제 2 질화막과 상기 제 2 층간 절연막의 일부를 식각하여 비아홀을 형성하는 단계와, 상기 제 2 트렌치 및 상기 비아홀을 포함한 상기 제 2 산화막상에 제 2 티타늄층 및 낮은 온도에서 리플로우 가능한 제 2 알루미늄 합금층을 증착한 후, 리플로우 공정으로 실시하는 단계와, 상기 제 2 산화막이 충분히 노출되도록 화학적 기계적 연마 공정을 실시하여 상기 제 2 트렌치 및 비아홀 내에만 상기 제 2 알루미늄 합금층이 매립되고, 이로 인하여 제 2 금속배선이 형성되는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 제 1 및 제 2 알루미늄 합금층은 98.5wt%의 알루미늄, 1wt%의 게르마늄 및 0.5wt%의 구리로 이루어진 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 리플로우 공정은 400 내지 450℃의 저온에서 150 내지 200초간의 열처리로 실시되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 제 1 알루미늄 합금층의 화학적 기계적 연마공정은 0.2㎛/min 정도의 연마 비율로 실시되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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* Cited by examiner, † Cited by third party
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KR100395907B1 (ko) * 2001-05-17 2003-08-27 주식회사 하이닉스반도체 반도체소자의 배선 형성방법

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