KR100486108B1 - 반도체장치의다층배선형성방법 - Google Patents

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Abstract

반도체 장치의 다층 배선 형성 방법에 관하여 개시한다. 본 발명은 반도체 기판 상의 제1 층간 절연막 상에 제1 금속 배선을 형성하는 단계; 상기 제1 금속 배선이 형성된 결과물 전면에 제2 층간 절연막, 평탄화층, 및 제3 층간 절연막을 순차적으로 형성하는 단계; 상기 제1 금속 배선을 노출시키는 비아 홀을 형성하는 단계; 상기 비아 홀을 채우는 알루미늄 플러그를 형성하는 단계; 및 상기 알루미늄 플러그가 형성된 결과물 상에 상기 알루미늄 플러그와 접촉하는 제2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다.

Description

반도체 장치의 다층 배선 형성 방법
본 발명은 반도체 장치의 다층 배선 형성 방법에 관한 것으로, 특히 텅스텐 플러그 대신 알루미늄 플러그가 적용된 반도체 장치의 다층 배선 형성 방법에 관한 것이다.
반도체 장치의 배선은 반도체 장치의 속도, 수율, 및 신뢰성에 큰 영향을 주기 때문에, 반도체 장치의 배선 형성 공정은 반도체 장치 제조 공정 중에 매우 중요한 위치를 차지하고 있다. 일반적으로, 반도체 장치는 그 집적도가 증가하고 내부 회로가 복잡해지는 추세에 부응하여 다층의 배선 구조를 가지며, 이러한 다층 배선은 화학기상증착(CVD) 방법으로 형성된 텅스텐 플러그를 통하여 서로 연결되어 진다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.
도 1a는 제1 층간 절연막(20), 제1 확산 방지막(30), 제1 도전막(40), 제1 반사 방지막(50), 및 제1 감광막 패턴(60)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 제1 층간 절연막(20)을 형성한다. 다음에, 상기 제1 층간 절연막(20) 상에 티타늄(Ti)막과 질화 티타늄(TiN)막이 순차적으로 적층된 제1 확산 방지막(30)을 형성한다. 이어서, 상기 제1 확산 방지막(30) 상에 제1 도전막(40) 및 제1 반사 방지막(50)을 순차적으로 형성한다. 계속해서, 상기 제1 반사 방지막(50)의 소정 영역을 노출시키도록 상기 제1 반사 방지막(50) 상에 제1 감광막 패턴(60)을 형성한다.
도 1b는 제1 금속 배선(45)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 감광막 패턴(60)을 식각 마스크로 하여 상기 제1 층간 절연막(20)이 노출되도록 상기 제1 반사 방지막(50), 상기 제1 도전막(40), 및 상기 제1 확산 방지막(30)을 순차적으로 이방성 식각함으로써 제1 반사 방지막 패턴(50a), 제1 도전막 패턴(40a), 및 제1 확산 방지막 패턴(30a)으로 이루어진 제1 금속 배선(45)을 형성한다. 다음에, 상기 제1 감광막 패턴(60)을 제거한다.
도 1c는 제2 층간 절연막(70), 평탄화층(80), 제3 층간 절연막(90), 및 제2 감광막 패턴(100)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 금속 배선(45)이 형성된 결과물 전면에 제2 층간 절연막(70)을 형성한다. 이어서, 상기 제2 층간 절연막(70) 상에 4000 내지 5000Å의 두께를 갖는 SOG막을 도포한 후 상기 제2 층간 절연막(70)이 노출되도록 상기 SOG막을 에치 백(etch back)하여 평탄화층(80)을 형성한다. 다음에, 상기 평탄화층(80)이 형성된 결과물 전면에 제3 층간 절연막(90)을 형성한다. 계속해서, 상기 제1 금속 배선(45) 상부의 상기 제3 층간 절연막(90)이 노출되도록 상기 제3 층간 절연막(90) 상에 제2 감광막 패턴(100)을 형성한다.
도 1d는 제2 층간 절연막 패턴(70a), 제3 층간 절연막 패턴(90a), 제2 확산 방지막 패턴(110), 텅스텐 플러그(120), 및 제2 금속 배선(135)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 반사 방지막 패턴(50a)이 노출되도록 상기 제2 감광막 패턴(100)을 식각 마스크로 하여 상기 제3 층간 절연막(90) 및 제2 층간 절연막(70)을 순차적으로 이방성 식각함으로써 제3 층간 절연막 패턴(90a) 및 제2 층간 절연막 패턴(70a)을 형성한다. 따라서, 상기 제1 반사 방지막 패턴(50a)이 노출된 비아 홀(도시되지 않음)이 형성된다. 이어서, 상기 제2 감광막 패턴(100)을 스트립(strip)한다.
다음에, 상기 제2 감광막 패턴(100)이 제거된 결과물 전면에 티타늄(Ti)막 및 질화 티타늄(TiN)막이 순차적으로 적층된 제2 확산 방지막을 800 내지 1000Å의 두께로 형성한다. 이어서, 상기 비아 홀을 채우도록 상기 제2 확산 방지막 상에 텅스텐을 화학기상 증착방법으로 4000Å 내지 7000Å의 두께만큼 증착한다. 계속해서 상기 제2 확산 방지막이 노출되도록 SF6 기체를 사용하여 상기 텅스텐을 에치백함으로써 텅스텐 플러그(120)를 형성한다.
다음에, 상기 텅스텐 플러그(120)가 형성된 결과물 전면에 제2 도전막 및 제2 반사 방지막을 순차적으로 적층한다. 이어서, 상기 제3 층간 절연막 패턴(90a)이 노출되도록 상기 제2 반사 방지막, 상기 제2 도전막, 및 상기 제2 확산 방지막을 순차적으로 이방성 식각함으로써 제2 반사 방지막 패턴(140) 및 제2 도전막 패턴(130)으로 이루어진 제2 금속 배선(135)과 제2 확산 방지막 패턴(110)을 형성한다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법에 의하면, 비아 홀을 통하여 텅스텐 플러그가 다층 배선을 전기적으로 서로 연결시켜 주지만 텅스텐 자체의 비저항이 상당히 크기 때문에 텅스텐 플러그에 의한 RC 지연이 증가하여 반도체 장치의 속도가 떨어질 뿐만 아니라 저항에 따른 주울(Joule) 열이 발생하여 금속 배선이 단선되는 문제가 발생한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다층 배선이 비저항이 작은 알루미늄 플러그에 의해 서로 연결되도록 함으로써 반도체 장치의 동작 속도를 증가시킬 수 있을 뿐만 아니라 주울열의 발생에 따라 반도체 장치의 신뢰성이 저하되는 것을 방지할 수 있는 반도체 장치의 다층 배선 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 의하면, 본 발명은 반도체 기판 상의 제1 층간 절연막 상에 제1 금속 배선을 형성하는 단계; 상기 제1 금속 배선이 형성된 결과물 전면에 제2 층간 절연막, 평탄화층, 및 제3 층간 절연막을 순차적으로 형성하는 단계; 상기 제1 금속 배선을 노출시키는 비아 홀을 형성하는 단계; 상기 비아 홀을 채우는 알루미늄 플러그를 형성하는 단계; 및 상기 알루미늄 플러그가 형성된 결과물 상에 상기 알루미늄 플러그와 접촉하는 제2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법을 제공한다.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법은 상기 알루미늄 플러그를 형성하는 단계 전에 상기 비아 홀이 형성된 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하는 단계; 및 노출된 상기 제1 금속 배선의 표면을 RF 스퍼터링 식각방법으로 크리닝(cleaning)하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 있어서, 상기 알루미늄 플러그를 형성하는 단계는 상기 비아 홀이 형성된 결과물 전면에 확산 방지막을 형성하는 단계; 상기 콘택 홀을 채우도록 상기 확산 방지막 상에 알루미늄 합금층을 형성하는 단계; 상기 알루미늄 합금층 상에 반사 방지막을 형성하는 단계; 및 상기 제3 층간 절연막이 노출되도록 상기 반사 방지막, 상기 알루미늄 합금층, 및 상기 확산 방지막을 순차적으로 이방성 식각함으로써 반사 방지막 패턴, 알루미늄 합금층 패턴, 및 확산 방지막 패턴으로 이루어진 알루미늄 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 알루미늄 합금층이 구리 및 실리콘 중에서 선택된 어느 하나를 적어도 함유하도록 하되, 상기 구리는 0.4 내지 0.7% 의 무게 %를 차지하고 상기 실리콘은 0.8 내지 1.2%의 무게 %를 차지하는 것을 특징으로 한다. 그리고, 상기 반사 방지막이 상기 알루미늄 합금층 두께의 5 내지 20%의 두께를 갖는 질화 티타늄막인 것을 특징으로 한다.
또한, 상기 알루미늄 합금층을 형성하는 단계가 상기 확산 방지막 상에 150 내지 250℃의 온도에서 스퍼터링 방법으로 500 내지 2000Å의 알루미늄 합금층을 증착한 후 연속적으로 동일한 스퍼터링 챔버 내에서 400 내지 650℃의 온도에서 4500 내지 6000Å의 알루미늄 합금층을 증착하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 있어서, 상기 비아 홀 및 상기 알루미늄 플러그는 서로 반대 극성의 감광막을 사용한 사진 식각공정에 의해 각각 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법은 상기 제2 금속 배선을 형성하는 단계 전에 상기 알루미늄 플러그가 형성된 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하는 단계; 및 상기 알루미늄 플러그 상에 형성된 산화막을 RF 스퍼터링 식각방법으로 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다. 즉, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 2a 내지 도 2k는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.
도 2a는 제1 층간 절연막(21), 제1 확산 방지막(31), 제1 도전막(41), 제1 반사 방지막(51), 및 제1 감광막 패턴(61)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(11) 상에 LPCVD-TEOS(low pressure chemical vapor deposition- tetra ethyl orthosilicate)막, BPSG(borophosphosilicate glass)막, 오존-BPSG막, O3-TEOS막, PE(plasma enhanced)-TEOS막, PSG(phosphosilicate glass)막, 과잉 실리콘 산화막, 및 질화 산화막 중에서 선택된 2개 이상의 막을 순차적으로 적층한다. 이어서, 실리카 슬러리(silica slurry)를 사용한 화학기계적 연마(chemical mechanical polishing; CMP)방법이나 CF4 또는 CHF3가 함유된 기체를 사용한 에치 백(etch back) 방법으로 그 표면을 평탄화하여 제1 층간 절연막(21)을 형성한다.
다음에, 상기 제1 층간 절연막(21) 상에 300Å의 티타늄(Ti)막과 700Å의 질화 티타늄(TiN)막이 순차적으로 적층된 제1 확산 방지막(31)을 형성한다. 계속해서, Al-0.5%Cu막, Al-1%Si-0.5%Si막, 및 Al-1%Si막 중에서 선택된 어느 하나의 막을 인-시튜(in-situ) 방법으로 상기 제1 확산 방지막(31) 상에 5000 내지 8000Å의 두께만큼 형성하여 제1 도전막(41)을 형성한다.
순수한 알루미늄을 도전막으로 사용할 경우에는 다음과 같은 몇 가지 문제점이 발생하기 때문에 상기와 같이 구리나 실리콘이 소량 첨가된 알루미늄 합금을 도전막으로 사용한다. 첫째, 알루미늄의 녹는점이 660℃ 로서 비교적 낮기 때문에 고온 후속 공정을 진행시킬 수 없다. 둘째, 300℃ 근방의 낮은 공정 온도(processing temperature)에서도 힐락(hillock)이 형성된다. 셋째, 실리콘과의 공정 온도(eutectic temperature)가 577℃로서 비교적 낮아 얕은 접합(shallow junction)의 경우 알루미늄 스파이킹(spiking) 현상에 의한 전기적 단락(short)이 발생하기 쉽다. 넷째, 전자 이동 현상(electromigration effect)이 발생하기 쉽다.
이어서, 상기 제1 도전막(41) 두께의 5 내지 20%의 두께를 갖도록 상기 제1 도전막(41) 상에 질화 티타늄(TiN)으로 이루어진 제1 반사 방지막(51)을 형성한다. 다음에, 상기 제1 반사 방지막(51)의 소정 영역을 노출시키도록 상기 제1 반사 방지막(51) 상에 제1 감광막 패턴(61)을 형성한다.
도 2b는 제1 금속 배선(47)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 감광막 패턴(61)을 식각 마스크로 하여 상기 제1 층간 절연막(21)이 노출되도록 상기 제1 반사 방지막(51), 상기 제1 도전막(41), 및 상기 제1 확산 방지막(31)을 순차적으로 이방성 식각하여 제1 반사 방지막 패턴(51a), 제1 도전막 패턴(41a), 및 제1 확산 방지막 패턴(31a)으로 이루어진 제1 금속 배선(47)을 형성한다. 여기서, 상기 이방성 식각은 BCl3 또는 Cl2를 함유하는 기체를 사용하는 반응성 이온 식각 방법으로 행한다. 다음에, O2 플라즈마를 이용하여 상기 제1 감광막 패턴(61)을 제거한 후, 세정 용액으로 상기 제1 감광막 패턴(61)이 제거된 결과물을 세정한다.
도 2c는 제2 층간 절연막(71) 및 평탄화층(81)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 금속 배선(47)이 형성된 결과물 전면에 PE-TEOS또는 과잉 실리콘 산화물로 이루어진 제2 층간 절연막(71)을 1000 내지 5000Å의 두께로 형성한다. 이어서, 상기 제2 층간 절연막(71) 상에 4000 내지 5000Å의 두께를 갖는 SOG막을 도포하고 400 내지 450℃ 및 질소 분위기에서 30 내지 60초 동안 열처리한다. 다음에, CF4 플라즈마, CHF3 플라즈마, 및 Ar 플라즈마 중에서 선택된 어느 하나의 플라즈마를 이용하여 상기 제2 층간 절연막(71)이 노출되도록 상기 SOG막을 에치 백(etch back)하여 평탄화층(81)을 형성한다.
도 2d는 제3 층간 절연막(91) 및 제2 감광막 패턴(101)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 평탄화층(81)이 형성된 결과물 상에 PE-TEOS 또는 과잉 실리콘 산화물로 이루어진 제3 층간 절연막(91)을 1000 내지 5000Å의 두께를 갖도록 형성한다. 이어서, 상기 제1 금속 배선(47) 상부의 상기 제3 층간 절연막(91)이 노출되도록 상기 제3 층간 절연막(91) 상에 제2 감광막 패턴(101)을 형성한다.
도 2e는 비아 홀(h)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 반사 방지막 패턴(51a)이 노출되도록 상기 제2 감광막 패턴(101)을 식각 마스크로 하여 상기 제3 층간 절연막(91) 및 제2 층간 절연막(71)을 순차적으로 이방성 식각함으로써 제3 층간 절연막 패턴(91a) 및 제2 층간 절연막 패턴(71a)을 형성한다. 따라서, 상기 제1 반사 방지막 패턴(51a)이 노출된 비아 홀(via hole, h)이 형성된다. 여기서, 상기 이방성 식각은 CF4 플라즈마, CHF3 플라즈마, 및 Ar 플라즈마 중에서 선택된 어느 하나의 플라즈마를 사용하여 행한다.
도 2f는 제2 확산 방지막(111), 알루미늄 합금막(121), 및 제2 반사 방지막(131)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 감광막 패턴(101)을 O2 플라즈마를 이용하여 스트립(strip)한다. 다음에, 콘택 저항을 낮추기 위한 전처리(pre-treatment) 공정으로서 상기 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하여 탈기체(degassing) 처리를 한 후, 노출된 상기 제1 반사 방지막 패턴(51a) 상에 100 내지 500Å의 두께로 형성된 산화막을 제거하기 위하여 RF 스퍼터링 식각을 행한다. 이어서, 상기 결과물 전면에 티타늄(Ti)으로 이루어진 제2 확산 방지막(111)을 400 내지 700Å의 두께로 형성한다.
계속해서, Al-0.5%Cu막, Al-1%Si-0.5%Si막, 및 Al-1%Si막 중에서 선택된 어느 하나의 막을 인-시튜(in-situ) 방법으로 상기 제2 확산 방지막(11) 상에 5000 내지 8000Å의 두께만큼 형성함으로써 알루미늄 합금층(121)을 형성한다. 여기서, 상기 알루미늄 합금층(121)은 먼저 상기 제2 확산 방지막(111) 상에 150 내지 250℃의 온도에서 스퍼터링 방법으로 500 내지 2000Å의 알루미늄 합금층을 증착한 후 연속적으로 동일한 스퍼터링 챔버 내에서 400 내지 650℃의 온도에서 4500 내지 6000Å의 알루미늄 합금층을 증착함으로써 형성된다.
도 2g는 제3 감광막 패턴(141)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제2 반사 방지막(131) 상에 제3 감광막을 형성한 후 사진 공정으로 상기 비아 홀(h) 상부에 상기 비아 홀(h)의 폭보다 0.1 내지 0.3㎛ 큰 폭을 갖는 제3 감광막 패턴(141)을 형성한다. 이 때, 상기 제3감광막은 상기 제2 감광막과는 반대되는 극성, 예컨대 상기 제2 감광막이 음성형(negative type)일 때는 양성형(positive type)인 것이 바람직하다. 왜냐하면, 상기 제2 감광막 패턴(101)을 형성하는 데 사용된 레티클(reticle)을 그대로 상기 제3 감광막 패턴(141)을 형성하는 데 사용하되, 단지 노광 시간만을 조절함으로서 용이하게 상기 제3 감광막 패턴(141)의 폭을 상기 비아 홀(h)의 폭보다 크게 할 수 있기 때문이다.
도 2h는 알루미늄 플러그(127)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제3 감광막 패턴(141)을 식각 마스크로 하여 상기 제3 층간 절연막 패턴(91a)이 노출되도록 상기 제2 반사 방지막(131), 상기 알루미늄 합금층(121), 및 상기 제2 확산 방지막(111)을 순차적으로 이방성 식각함으로써 제2 반사 방지막 패턴(131a), 알루미늄 합금층 패턴(121a), 및 제2 확산 방지막 패턴(111)으로 이루어진 알루미늄 플러그(127)를 형성한다. 이어서, O2 플라즈마를 사용하여 상기 제3 감광막 패턴(141)을 제거한다.
도 2i는 제4 층간 절연막(141)을 형성하는 단계를 설명하기 위한 단면도로서, 구체적으로, 상기 제3 감광막 패턴(141)이 제거된 결과물 전면에 TEOS를 10000 내지 15000Å의 두께로 증착하여 제4 층간 절연막(141)을 형성한다.
도 2j는 제4 층간 절연막 패턴(141a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 연마압이 0.3 내지 0.5 kg/㎠, 회전 속도가 30 내지 40 rpm(revolutions per minute)되는 조건에서 화학 기계 연마(chemical-mechanical polishing, CMP) 방법으로 상기 알루미늄 합금층 패턴(121a)이 노출되도록 상기 제4 층간 절연막(141) 및 상기 제2 반사 방지막 패턴(131a)을 연마함으로써 제4 층간 절연막 패턴(141a)을 형성한다. 상기 연마가 끝난 후에는 초순수 : HF = 100 : 1 의 비율을 갖는 세정액에 10 내지 30 초 동안 반도체 기판을 침적(dipping)시켜 연마시 발생된 이 물질을 제거한 후 초순수로 세정하고 건조시키는 공정을 행한다.
도 2k는 제2 금속 배선(167)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제4 층간 절연막 패턴(141a)이 형성된 결과물 전면에 티타늄으로 이루어진 제3 확산 방지막, 알루미늄 합금으로 이루어진 제2 도전막, 및 티타늄 질화물로 이루어진 제3 반사 방지막을 순차적으로 형성한다. 이어서, BCl3 또는 Cl2 가 함유된 기체를 사용한 반응성 이온 식각 방법으로 상기 제3 반사 방지막, 상기 제2 도전막, 및 상기 제3 확산 방지막을 패터닝함으로써 제3 반사 방지막 패턴(171), 제2 도전막 패턴(161), 및 제3 확산 방지막 패턴(151)으로 이루어진 제2 금속 배선(167)을 상기 알루미늄 플러그(127)와 접촉되도록 형성한다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
상술한 바와 같이 본 발명의 실시예에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다. 즉, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들,
도 2a 내지 도 2k는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.
* 도면 중의 주요 부분에 대한 부호설명 *
127 … 알루미늄 플러그
151 … 제3 확산 방지막 패턴
161 … 제2 도전막 패턴
171 … 제3 반사 방지막 패턴

Claims (11)

  1. 반도체 기판 상의 제 1 층간 절연막 상에 제 1 금속 배선을 형성하는 단계;
    상기 제 1 금속 배선이 형성된 결과물 전면에 제2 층간 절연막, 평탄화층, 및 제 3 층간 절연막을 순차적으로 형성하는 단계;
    상기 제 1 금속 배선을 노출시키는 비아 홀을 형성하는 단계;
    상기 비아 홀이 형성된 결과물을 소정 온도에서 소정시간동안 열처리하는 단계;
    노출된 상기 제 1 금속 배선의 표면을 RF 스퍼터링 식각 방법으로 크리닝하는 단계;
    상기 비아 홀을 채우는 알루미늄 플러그를 형성하는 단계; 및
    상기 알루미늄 플러그가 형성된 결과물 상에 상기 알루미늄 플러그와 접촉하는 제 2 금속 배선을 형성하는 단계를 포함하여 구성되되,
    상기 알루미늄 플러그를 형성하는 단계는 상기 비아 홀이 형성된 결과물 전면에 확산 방지막을 형성하는 단계; 상기 비아 홀을 채우도록 상기 확산 방지막 상에 알루미늄 합금층을 형성하는 단계; 상기 알루미늄 합금층 상에 반사 방지막을 형성하는 단계; 및 상기 제 3 층간 절연막이 노출되도록 상기 반사 방지막, 상기 알루미늄 합금층 및 상기 확산 방지막을 순차적으로 이방성 식각하여 반사 방지막 패턴, 알루미늄 합금층 패턴 및 확산 방지막 패턴을 포함하는 알루미늄 플러그를 형성하는 단계를 포함하고,
    상기 비아 홀 및 상기 알루미늄 플러그는 서로 반대 극성의 감광막을 사용한 사진 식각 공정에 의해 각각 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  2. 제 1 항에 있어서, 상기 열처리하는 단계는 430 내지 470℃의 온도에서 100 내지 200초 동안 수행되는 반도체 장치의 다층 배선 형성방법.
  3. 제 1 항에 있어서, 상기 확산 방지막이 티타늄으로 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  4. 제 1 항에 있어서, 상기 알루미늄 합금층이 구리 및 실리콘 중에서 선택된 어느 하나를 적어도 함유하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  5. 제 4 항에 있어서, 상기 구리가 0.4 내지 0.7% 의 무게 ％를 차지하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  6. 제 4 항에 있어서, 상기 실리콘이 0.8 내지 1.2%의 무게 %를 차지하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  7. 제 1 항에 있어서, 상기 반사 방지막이 질화 티타늄으로 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  8. 제 1 항에 있어서, 상기 반사 방지막이 상기 알루미늄 합금층 두께의 5 내지 20%의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  9. 제 1 항에 있어서, 상기 알루미늄 합금층을 형성하는 단계가 상기 확산 방지막 상에 150 내지 250℃의 온도에서 스퍼터링 방법으로 500 내지 2000Å의 알루미늄 합금층을 증착한 후 연속적으로 동일한 스퍼터링 챔버 내에서 400 내지 650℃의 온도에서 4500 내지 6000Å의 알루미늄 합금층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  10. 제 1 항에 있어서, 상기 제 2 금속 배선을 형성하는 단계가 상기 알루미늄 플러그가 형성된 결과물 전면에 제 4 층간 절연막을 형성하는 단계;
    상기 알루미늄 합금층 패턴이 노출되도록 화학 기계적 연마 방법으로 상기 제 4 층간 절연막 및 상기 반사 방지막 패턴을 제거하는 단계; 및
    상기 반사 방지막 패턴이 제거된 결과물 상에 제 2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
  11. 제 1 항에 있어서, 상기 제 2 금속 배선을 형성하는 단계 전에 상기 알루미늄 플러그가 형성된 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하는 단계; 및
    상기 알루미늄 플러그의 표면을 RF 스퍼터링 식각 방법으로 크리닝하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법.
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