JP3184251B2 - 半導体装置 - Google Patents
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Description
圧回路を設けた半導体装置の信頼性向上に関する。
覚ましく、MOSダイナミック形メモリ(以下DRAM
と略す)を例にとると4Mビットが量産期、16Mビッ
トが試作期にある。このような高集積化、大容量化は寄
生容量の増加にともなう消費電力の増大を生じる。ま
た、高集積化、大容量化は主に素子の微細化によって支
えられているが、この素子の微細化は素子の耐圧の低下
を生じる。したがって、近年では消費電力の低減、素子
の耐圧の確保の両面から半導体装置内の回路の動作電圧
を下げる方向にある。
として、チップ内に電圧降圧回路を設け、チップ内の電
源電圧(内部電源電圧)を低くする方法がある。これに
よるとチップに加える電源電圧(外部電源電圧)は従来
と同じ電圧でよく、ユーザーにとって使いやすくなる。
96、特開平1−136361、アイ イー イー イ
ー ジャーナル オブ ソリッド ステート サーキッ
トボル エスシー22 ナンバー3 437−441
6月 1987年(IEEE Journal of
Solid State Circuits Vol.
SC−22 No3 pp437−441 June
1987)に示すものがある。これらの回路ではいず
れもチップ内に電圧降圧回路を設け、チップに供給され
る外部電源電圧を降圧して内部電源電圧とし、同一チッ
プ内にあるメモリ回路や論理回路に供給している。
路をもつLSIでは電源ピン(Vccピン)での静電破壊
を生じやすくなるという問題がある。図2に電圧降圧回
路を用いたLSIの構成を示す。同図で1はLSIチッ
プ、2はLSIチップを搭載するパッケージである。チ
ップ上で3は電圧降圧回路部分、4はメモリあるいは論
理回路部分である。8は内部電源電圧の基準となる基準
電圧発生回路、9は差動増幅回路、10は出力トランジ
スタである。11はアイドリング電流を流すトランジス
タである。なお、トランジスタで矢印のあるものはPチ
ャネルトランジスタ、矢印のないものはNチャネルトラ
ンジスタである。12、13は位相補償の抵抗とキャパ
シタンスである。トランジスタ14、15からなるCM
OSインバータとキャパシタンス16はメモリあるいは
論理回路を等価的に表したものである。7−1、7−2
はボンディングパッドで7−1には高電位(Vcc)が印
加され、7−2には低電位(Vss)が印加される。6−
1、6−2はボンディングワイヤである。5−1、5−
2はパッケージ内のインナーリードである。5−1はV
ccピン、5−2はVssピンとなる。なお、19は外部電
源で、20−1、20−2は外部電源とパッケージのV
ccピン、Vssピンをつなぐ外部電源配線である。このよ
うにチップ内に電圧降圧回路をもつLSIではVccピン
から電圧降圧回路までの電源配線(Vcc配線)と、電圧
降圧回路の出力配線であり、メモリ回路や論理回路の電
源配線となる内部電源配線(Vcl配線)31が電圧降
圧回路によって生じるインピーダンスを介してつなが
る。このインピーダンス(Vcc配線側からみたインピー
ダンス)は電圧降圧回路の特性を維持するためには小さ
くできない。このインピーダンスが小さいとVcc配線で
の電圧変動が電圧降圧回路の出力電圧変動として現われ
る。このようにVccピンからみた電圧降圧回路のインピ
ーダンスが大きいためVcc配線のキャパシタンスは小さ
くなる。また、同じ理由により図5において述べるよう
なVcc配線につながるPN接合の面積も小さくなる。
合は次のような働きをする。Vccピンにサージ電圧が加
わった場合、上記キャパシタンスとVcc配線で生じる抵
抗によりサージ電圧の内部回路への伝播を遅らせる。そ
の間にPN接合がブレークダウンし、サージ電圧のピー
ク値を小さくする。これにより内部回路へ大きなサージ
電圧は加わらない。しかし、上記のようにVcc配線のキ
ャパシタンスが小さくなり、PN接合の面積が小さくな
ると、サージ電圧の伝播遅延が小さくなり、PN接合の
流せる電流量も小さくなるためサージ電圧を小さくでき
なくなる。このため内部回路へ高い電圧が加わり素子が
破壊される。また、PN接合の面積が小さいとPN接合
自体が破壊される。このように電圧降圧回路を用いると
Vccノードに加わる静電気に対する耐性が劣化する。し
かし、これへの対策としてVccピンにキャパシタンスを
付加すればこの静電破壊に対する耐性は向上する。上記
静電気はウェハのダイシング時、チップのパッケージへ
の実装時、モールドしたチップへの製品名等のマーキン
グ時等でも生じる。このためLSIチップ上で上記静電
気に対する対策が必要となる。すなわち、チップ外にキ
ャパシタを設ける場合には、チップ製造中に静電破壊を
招く恐れがあり、チップ内に予めキャパシタを設けてお
く方が静電破壊にも強く、歩留まりもよくなるという利
点を持つ。
LSIでは、このLSIが動作すると、電源電流は非常
に大きな変化をすることがわかった。図3はDRAMの
読み出しサイクルでの電源電流波形で、同図(a)は外
部電源電圧を直接メモリ回路に供給した場合、(b)は
電圧降圧回路を通して外部電源電圧をメモリ回路に供給
した場合である。この電源電流の大きな変化はチップ外
の電源配線のインダクタンスとチップ内のVcc配線のキ
ャパシタンスとによる共振が主な原因である。図2に示
す回路は電圧降圧回路を等価的に電流源として置き換
え、図4(a)のように表せる。同図で300−1、3
00−2は外部電源配線、インナーリード、ボンディン
グワイヤで生じるインダクタンス、301−1、301
−2はチップ内の電源配線の抵抗、302はチップ内の
電源配線のキャパシタンスである。303は電圧降圧回
路である。この回路をさらに簡単化すると図4(b)の
ようになる。この回路はLCRの直列共振回路を表して
いる。LCR直列共振回路の共振条件は((4L)/
(CR2))>1であり、共振周波数はRが小さい場合
ω2=1/LCである。これからキャパシタンスCが小
さくなると共振条件を満たすようになり、共振周波数が
高くなることがわかる。チップ内に電圧降圧回路をもつ
LSIではVcc配線のキャパシタンスが小さくなるため
共振条件を満たすようになる。また、共振の周期とLS
Iの回路ブロックの動作タイミングが一致するようにな
る。このために電源電流の変化が大きくなる。このよう
な大きな電源電流の変化はLSIを搭載した基板の電源
配線の電圧変動を大きくし、同じ基板上のLSIの誤動
作を引き起こす。また、電磁誘導により、このLSIを
使った機器、あるいはその機器の周辺に置かれている機
器で雑音を発生する。この雑音により上記機器が誤動作
を引き起こす。したがって、この電源電流の大きな変化
を抑えて上記雑音をなくし、機器の誤動作を防止する必
要がある。
有する回路においてもVccピンの静電破壊耐圧が高い半
導体装置を提供することにある。
を有する回路においても電源電流の変化が小さい半導体
装置を提供することにある。
チップ内の高電位の電源配線(Vcc配線)と低電位の電
源配線(Vss配線)間に抵抗とキャパシタンスの直列回
路を並置することにした。
することにより、Vcc配線のキャパシタンスを増加さ
せ、Vcc配線につながるPN接合の面積を増加させるこ
とができる。これによりサージ電圧の伝播遅延を大きく
し、PN接合の流せる電流量を大きくできるのでサージ
電圧を小さくできる。これによりメモリ回路や論理回路
に高い電圧が加わることが無くなるので素子の破壊を防
止できる。また、PN接合自体の破壊も防止できる。さ
らに並置したキャパシタンスは共振周期を大きくするの
でLSIの回路ブロックの動作タイミングと共振周期が
あわなくなり、電源電流の大きな変化を抑える。これに
より電源電圧の変動を小さくできる。また、電磁誘導に
よる雑音の発生を防止できる。
る。図1で100は半導体チップ、101は電圧降圧回
路、102はメモリ回路あるいは論理回路である。10
3、104は外部電源の入力端子で103は高電位Vcc
の入力端子、104は低電位Vssの入力端子である。1
05、106はチップ内の電源配線で105は高電位の
配線(ここではVcc配線と呼ぶ)、106は低電位の配
線(ここではVss配線と呼ぶ)である。107は内部電
源配線(ここではVcl配線と呼ぶ)である。109は電
源配線につくキャパシタンスである。108−1、10
8−2は電源配線につく抵抗である。なお、この他にキ
ャパシタンスの多くは配線層と基板間で形成されるので
基板の抵抗108−3がキャパシタンス109につく。
200は外部電源である。201、202は外部電源配
線のインダクタンスである。
ss配線間にキャパシタンスと抵抗の直列回路110を並
置した。これによりVcc配線のキャパシタンスが大きく
なるのでサージ電圧の伝播の遅れが大きくなる。この間
にPN接合がブレークダウンするのでチップの内部回路
へ高いサージ電圧が加わることはない。従って、静電破
壊に対する耐性を向上できる。ところで、Vcc配線とV
ss配線間に並置するキャパシタンスは図5に示すような
PN接合によるキャパシタンスにすることにより静電破
壊に対する耐性をさらに改善できる。図5はVcc配線と
Vss配線間に並置するキャパシタンスの断面構造であ
る。同図で400はp型の半導体基板である。401は
pウェル、402はnウェルである。403はp型の拡
散層、404はn型の拡散層である。したがって、nウ
ェルとp型の拡散層でpn接合が形作られ、nウェルと
n型の拡散層間はオーミックコンタクトとなる。405
−1、405−2はp型の拡散層、n型の拡散層と接続
する電極層である。406−1、406−2、406−
3は素子を分離する酸化膜である。電極層405−1は
Vss配線に接続される。また、電極層405−2はV
cc配線に接続される。Vcc配線に高電位、Vss配線に低
電位が印加されることによりpn接合でキャパシタンス
が作られる。Vccピンに加わったサージ電圧は、このp
n接合のブレークダウンにより低い電圧に制限される。
これにより内部回路へ加わるサージ電圧が低くなるので
LSIの静電破壊耐圧を大きくできる。この実施例では
pn接合の面積が大きくなるのでpn接合が流せる電流
量が大きくなり、pn接合の破壊も防止できる。なお、
ウェル層をキャパシタンスの一方の電極として用いてい
る。一般にウェル層の抵抗率はp型あるいはn型の拡散
層に比べ高いのでp型の拡散層403とn型の拡散層4
04の間には寄生抵抗を生じる。従って、Vcc配線とキ
ャパシタンス間には自動的に直列に抵抗がつながること
になる。従って、特別に抵抗を設ける必要がなくなり、
チップサイズの増加を抑えることができる。
並置は、共振周期を大きくする方向に働き、キャパシタ
ンスがある大きさを越えると共振しなくなる。共振周期
が大きくなるとLSIの回路ブロックの動作タイミング
と合わなくなり、電源電流の大きな変化を抑える。した
がって、このLSIを搭載した基板の電源配線での電圧
降下を小さくできる。また、電磁誘導による雑音の発生
を抑えることができる。したがって、これらの雑音によ
る機器の誤動作を防止できる。なお、キャパシタンスに
直列に接続した抵抗はダンピング抵抗となり外部電源配
線のインダクタンスとこのキャパシタンス112による
共振を抑える。ところで、この抵抗はVcc配線105あ
るいはVss配線106上に設けても同様な効果を得るこ
とができる。しかし、この抵抗で電圧降下を生じるの
で、同図に示すように主なる電流経路とは並列に配置し
た方がよい。
ャパシタンスの構成法の別の例である。同図で450は
p型の半導体基板である。451はn型の拡散層であ
る。したがって、p型の半導体基板とn型の拡散層でp
n接合が形作られる。452はn型の拡散層と接続する
電極層である。453−1、453−2は素子を分離す
る酸化膜である。電極層452はVcc配線に接続され
る。また、半導体基板はVss配線に接続されるとしてい
る。Vcc配線に高電位、Vss配線に低電位が印加される
ことによりpn接合でキャパシタンスが作られる。この
ようにウェル層がないプロセスにおいてもpn接合でキ
ャパシタンスを作ることができる。この例では半導体基
板はVss配線に接続されるとしているが、半導体基板は
基板バイアスの電源に接続してもかまわない。この場
合、基板の抵抗をキャパシタンスに接続する直列抵抗と
して利用できる。これにより抵抗に必要なレイアウト面
積を低減できる。
ャパシタンスの構成法の別の例である。同図で470は
p型の半導体基板である。471はpウェル、472は
nウェルである。473はn型の拡散層である。したが
って、pウェルとn型の拡散層でpn接合が形作られ
る。475はn型の拡散層と接続する電極層である。4
76−1、476−2は素子を分離する酸化膜である。
電極層475はVcc配線に接続される。半導体基板47
0は基板バイアスの電源に接続される。これによりpn
接合でキャパシタンスが作られる。
ャパシタンスの半導体チップ上での配置方法を示してい
る。同図はDRAMの例である。図8で500は半導体
チップである。501−1、501−2、501−3、
501−4はメモリアレー配置領域、502−1、50
2−2、502−3はメモリアレーを駆動する周辺回路
配置領域である。503はVcc配線、Vss配線間に並置
するキャパシタンス配置領域である。このように半導体
チップの外縁にキャパシタンスを設けるのでキャパシタ
ンスの大きさの調整が自由に行える。また、同図のよう
にメモリアレーが半導体チップの外縁に近接して配置さ
れている場合、メモリアレーと半導体チップの外縁との
距離を確保でき、半導体チップの外縁で生じるストレス
がメモリの情報保持時間を低下させるのを防止できる。
ある。図8に示すキャパシタンスの構成法とは周辺回路
配置領域502−1、502−2、502−3にもキャ
パシタンスを設けている点が異なる。通常、周辺回路配
置領域ではチップの周辺部で回路を配置しない、あき領
域を生じる。そのような領域にキャパシタンスを設ける
ことによりチップサイズの低減がはかれる。
である。同図で500は半導体チップである。501−
1、501−2、501−3、501−4はメモリアレ
ー配置領域である。511は電圧降圧回路である。51
0−1、510−2、510−3は電源接続用のボンデ
ィングパッドである。512−1、512−2、512
−3、512−4、512−5は電源配線である。50
3−1、503−2、503−3、503−4、503
−5、503−6、503−7はキャパシタンス配置領
域である。ここでは周辺回路のあき領域にキャパシタン
スを配置してチップサイズの低減をはかっている。
である。同図(a)は平面図、(b)はA−B間の断面
図である。553はp型の半導体基板、550はnウェ
ルである。551、551−1、551−2、551−
3はp型の拡散層、552、552−1、552−2は
n型の拡散層である。このような構成にすることにより
キャパシタンスに寄生的につく抵抗を小さくできる。特
にnウェルで生じる寄生抵抗を小さくできる。また、V
cc配線とVss配線を並置するので新たにインダクタンス
を生じない。さらにp型の拡散層の側壁部分もキャパシ
タンスとして利用できる。
成法の別の例である。リードオンチップ(LOC)構造
のパッケージでインナーリードを利用してキャパシタン
スを作る方法を示している。図12で600は半導体チ
ップである。601−1、601−2はインナーリード
である。ここでは2個のインナーリードを示している。
実際は多数のインナーリードが半導体基板上に配置され
る。602−1、602−2はボンディングパッド、6
03−1、603−2はボンディングワイヤである。ま
た、図13は図12に示すA−B間の断面図である。6
01−1のインナーリードがVcc配線、601−2のイ
ンナーリードがVss配線とすると、601−1と601
−2の重なり部分の間に誘電体を挿入することによりキ
ャパシタンスを形成できる。インナーリードを利用して
キャパシタンスを作ることにより集積回路のチップ面積
を小さくできる。また、インナーリードの重なり部分の
面積は集積回路のチップの大きさの範囲内であれば自由
に大きくできるのでキャパシタンスの設計の自由度が増
す。なお、ここではリードオンチップ(LOC)構造の
パッケージについて述べたが、チップオンリード(CO
L)構造のパッケージについても同様のことが行える。
ャパシタンスと抵抗の直列回路を並置することによりV
cc配線につくキャパシタンスおよびPN接合の面積を大
きくする。これはVccピンに加わるサージ電圧の内部回
路への伝播を遅くする。また、PN接合が流せる電流量
を大きくする。これによりVccピンに加わるサージ電圧
に対する耐性が大きくなる。また、このキャパシタンス
は半導体チップ外の電源配線のインダクタンスと半導体
チップ内の電源配線のキャパシタンスによる共振周波数
を低くする。これによりLSI内の回路ブロックの動作
タイミングと共振周期が合わなくなり、電源電流の大き
な変化が緩和される。これによりLSIを搭載した基板
の電源配線での電圧降下が小さくなる。また、電磁誘導
による雑音の発生を抑える。したがって、これらの雑音
による機器の誤動作が防止できる。
る。
ある。
配線とVss配線間に並置するキャパシタンスの断面構造
である。
スの断面構造の別の例である。
スの断面構造の別の例である。
スのチップ配置である。
スのチップ配置の別の例である。
ンスのチップ配置の別の例である。
ンスの別の構造である。
成例である。
成例である。
…メモリ回路あるいは論理回路、103、104…外部
電源電圧の入力端子、105、106…チップ内の電源
配線、107…内部電源配線、108…電源配線につく
寄生抵抗、109…電源配線につく寄生容量、110…
共振を抑えるための回路、201、202…電源配線の
インダクタンス、400…p型半導体基板、402…n
ウェル、403…p型拡散層、404…n型拡散層、4
50…p型半導体基板、451…n型拡散層、601−
1、601−2…インナーリード。
Claims (8)
- 【請求項1】第1電位を受ける第1端子と、 前記第1電位よりも小さな第2電位を受ける第2端子
と、 前記第1電位と前記第2電位を受けて、前記第1電位と
前記第2電位の間の第3電位を出力する電圧変換回路
と、 前記電圧変換回路の出力する前記第3電位を受ける内部
回路と、 前記第1端子と前記第2端子の間に直列接続されたキャ
パシタ及び抵抗手段とを備え、 前記キャパシタは、P型半導体基板に形成され前記第1
端子に接続されるN型ウェル層と前記N型ウェル層に形
成され前記第2端子に接続されるP型拡散層とのPN接
合部に形成され、 前記抵抗手段は、前記PN接合部と前記第1端子の間の
前記N型ウェル層に形成されることを特徴とする半導体
装置。 - 【請求項2】請求項1において、前記N形ウェル層の抵
抗率は前記P形拡散層より高いことを特徴とする半導体
装置。 - 【請求項3】第1電位を受ける第1端子と、 前記第1電位よりも小さな第2電位を受ける第2端子
と、 前記第1電位と前記第2電位を受けて、前記第1電位と
前記第2電位の間の第3電位を出力する電圧変換回路
と、 前記電圧変換回路の出力する前記第3電位を受ける内部
回路と、 前記第1端子と前記第2端子の間に直列接続されたキャ
パシタ及び抵抗手段とを備え、 前記キャパシタは、N型半導体基板に形成され前記第2
端子に接続されるP型ウェル層と前記P型ウェル層に形
成され前記第1端子に接続されるN型拡散層とのPN接
合部に形成され、 前記抵抗手段は、前記PN接合部と前記第2端子の間の
前記P型ウェル層に形成されることを特徴とする半導体
装置。 - 【請求項4】請求項3において、前記P型ウェル層の抵
抗率は前記N型拡散層より高いことを特徴とする半導体
装置。 - 【請求項5】請求項1から4のいずれかにおいて、前記
PN接合部は半導体チップの外縁に沿って設けられるこ
とを特徴とする半導体装置。 - 【請求項6】第1電位を受ける第1端子と、 前記第1電位よりも小さな第2電位を受ける第2端子
と、 前記第1電位と前記第2電位を受けて、前記第1電位と
前記第2電位の間の第3電位を出力する電圧変換回路
と、 前記電圧変換回路の出力する前記第3電位を受ける内部
回路と、 前記第1端子と前記第2端子の間に接続されたキャパシ
タとを備え、 前記キャパシタは、前記第1端子と接続されるべき第1
リードと、前記第2端子に接続されるべき第2リードと
の重なり部分によって形成することを特徴とする半導体
装置。 - 【請求項7】請求項6において、前記半導体装置は、リ
ードオンチップ(LOC)構造のパッケージに搭載され
ていることを特徴とする半導体装置。 - 【請求項8】請求項1から7のいずれかにおいて、前記
半導体装置はダイナミック形メモリであることを特徴と
する半導体装置。
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