JPH0528759A - 半導体装置 - Google Patents
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- JPH0528759A JPH0528759A JP3186100A JP18610091A JPH0528759A JP H0528759 A JPH0528759 A JP H0528759A JP 3186100 A JP3186100 A JP 3186100A JP 18610091 A JP18610091 A JP 18610091A JP H0528759 A JPH0528759 A JP H0528759A
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract
(57)【要約】
【目的】本発明は電圧降圧回路を用いた半導体集積回路
においてＶccピンに加わるサージ電圧に対する耐性を大
きくし、さらに電源電流の大きな変動を抑え、電源電流
の変動によって発生する雑音を抑える方法を提供する。 【構成】半導体集積回路チップ（１００）内のＶcc配線
（１０５）とＶss配線（１０６）間にキャパシタンスと
抵抗の直列回路（１１０）を並置する。 【効果】Ｖcc配線とＶss配線間に並置したキャパシタン
スはＶccピンに加わるサージ電圧の内部回路への伝播を
遅らせる。また、Ｖcc配線につくＰＮ接合の面積を大き
くし、流せる電流量を大きくする。これによりＶccピン
に加わるサージ電圧に対する耐性が大きくなる。また、
このキャパシタンスは半導体チップ外の電源配線のイン
ダクタンスと半導体チップ内の電源配線のキャパシタン
スによる共振周波数を低くする。これにより電源電流の
大きな変化が緩和される。
においてＶccピンに加わるサージ電圧に対する耐性を大
きくし、さらに電源電流の大きな変動を抑え、電源電流
の変動によって発生する雑音を抑える方法を提供する。 【構成】半導体集積回路チップ（１００）内のＶcc配線
（１０５）とＶss配線（１０６）間にキャパシタンスと
抵抗の直列回路（１１０）を並置する。 【効果】Ｖcc配線とＶss配線間に並置したキャパシタン
スはＶccピンに加わるサージ電圧の内部回路への伝播を
遅らせる。また、Ｖcc配線につくＰＮ接合の面積を大き
くし、流せる電流量を大きくする。これによりＶccピン
に加わるサージ電圧に対する耐性が大きくなる。また、
このキャパシタンスは半導体チップ外の電源配線のイン
ダクタンスと半導体チップ内の電源配線のキャパシタン
スによる共振周波数を低くする。これにより電源電流の
大きな変化が緩和される。
Description
【０００１】
【産業上の利用分野】本発明は半導体チップ内に電圧降
圧回路を設けた半導体装置の信頼性向上に関する。
圧回路を設けた半導体装置の信頼性向上に関する。
【０００２】
【従来の技術】近年の半導体装置の高集積化の進歩は目
覚ましく、ＭＯＳダイナミック形メモリ（以下ＤＲＡＭ
と略す）を例にとると４Ｍビットが量産期、１６Ｍビッ
トが試作期にある。このような高集積化、大容量化は寄
生容量の増加にともなう消費電力の増大を生じる。ま
た、高集積化、大容量化は主に素子の微細化によって支
えられているが、この素子の微細化は素子の耐圧の低下
を生じる。したがって、近年では消費電力の低減、素子
の耐圧の確保の両面から半導体装置内の回路の動作電圧
を下げる方向にある。
覚ましく、ＭＯＳダイナミック形メモリ（以下ＤＲＡＭ
と略す）を例にとると４Ｍビットが量産期、１６Ｍビッ
トが試作期にある。このような高集積化、大容量化は寄
生容量の増加にともなう消費電力の増大を生じる。ま
た、高集積化、大容量化は主に素子の微細化によって支
えられているが、この素子の微細化は素子の耐圧の低下
を生じる。したがって、近年では消費電力の低減、素子
の耐圧の確保の両面から半導体装置内の回路の動作電圧
を下げる方向にある。
【０００３】さて、回路の動作電圧を下げる方法の一つ
として、チップ内に電圧降圧回路を設け、チップ内の電
源電圧（内部電源電圧）を低くする方法がある。これに
よるとチップに加える電源電圧（外部電源電圧）は従来
と同じ電圧でよく、ユーザーにとって使いやすくなる。
として、チップ内に電圧降圧回路を設け、チップ内の電
源電圧（内部電源電圧）を低くする方法がある。これに
よるとチップに加える電源電圧（外部電源電圧）は従来
と同じ電圧でよく、ユーザーにとって使いやすくなる。
【０００４】この種の回路として、特開平２−１９８０
９６、特開平１−１３６３６１、アイ イー イー イ
ー ジャーナル オブ ソリッド ステート サーキッ
トボル エスシー２２ ナンバー３ ４３７−４４１
６月 １９８７年（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．
ＳＣ−２２ Ｎｏ３ ｐｐ４３７−４４１ Ｊｕｎｅ
１９８７）に示すものがある。これらの回路ではいず
れもチップ内に電圧降圧回路を設け、チップに供給され
る外部電源電圧を降圧して内部電源電圧とし、同一チッ
プ内にあるメモリ回路や論理回路に供給している。
９６、特開平１−１３６３６１、アイ イー イー イ
ー ジャーナル オブ ソリッド ステート サーキッ
トボル エスシー２２ ナンバー３ ４３７−４４１
６月 １９８７年（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ
Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｖｏｌ．
ＳＣ−２２ Ｎｏ３ ｐｐ４３７−４４１ Ｊｕｎｅ
１９８７）に示すものがある。これらの回路ではいず
れもチップ内に電圧降圧回路を設け、チップに供給され
る外部電源電圧を降圧して内部電源電圧とし、同一チッ
プ内にあるメモリ回路や論理回路に供給している。
【０００５】
【発明が解決しようとする課題】チップ内に電圧降圧回
路をもつＬＳＩでは電源ピン（Ｖccピン）での静電破壊
を生じやすくなるという問題がある。図２に電圧降圧回
路を用いたＬＳＩの構成を示す。同図で１はＬＳＩチッ
プ、２はＬＳＩチップを搭載するパッケージである。チ
ップ上で３は電圧降圧回路部分、４はメモリあるいは論
理回路部分である。８は内部電源電圧の基準となる基準
電圧発生回路、９は差動増幅回路、１０は出力トランジ
スタである。１１はアイドリング電流を流すトランジス
タである。なお、トランジスタで矢印のあるものはＰチ
ャネルトランジスタ、矢印のないものはＮチャネルトラ
ンジスタである。１２、１３は位相補償の抵抗とキャパ
シタンスである。トランジスタ１４、１５からなるＣＭ
ＯＳインバータとキャパシタンス１６はメモリあるいは
論理回路を等価的に表したものである。７−１、７−２
はボンディングパッドで７−１には高電位（Ｖcc）が印
加され、７−２には低電位（Ｖss）が印加される。６−
１、６−２はボンディングワイヤである。５−１、５−
２はパッケージ内のインナーリードである。５−１はＶ
ccピン、５−２はＶssピンとなる。なお、１９は外部電
源で、２０−１、２０−２は外部電源とパッケージのＶ
ccピン、Ｖssピンをつなぐ外部電源配線である。このよ
うにチップ内に電圧降圧回路をもつＬＳＩではＶccピン
から電圧降圧回路までの電源配線（Ｖcc配線）と、電圧
降圧回路の出力配線であり、メモリ回路や論理回路の電
源配線となる内部電源配線（Ｖｃｌ配線）３１が電圧降
圧回路によって生じるインピーダンスを介してつなが
る。このインピーダンス（Ｖcc配線側からみたインピー
ダンス）は電圧降圧回路の特性を維持するためには小さ
くできない。このインピーダンスが小さいとＶcc配線で
の電圧変動が電圧降圧回路の出力電圧変動として現われ
る。このようにＶccピンからみた電圧降圧回路のインピ
ーダンスが大きいためＶcc配線のキャパシタンスは小さ
くなる。また、同じ理由により図５において述べるよう
なＶcc配線につながるＰＮ接合の面積も小さくなる。
路をもつＬＳＩでは電源ピン（Ｖccピン）での静電破壊
を生じやすくなるという問題がある。図２に電圧降圧回
路を用いたＬＳＩの構成を示す。同図で１はＬＳＩチッ
プ、２はＬＳＩチップを搭載するパッケージである。チ
ップ上で３は電圧降圧回路部分、４はメモリあるいは論
理回路部分である。８は内部電源電圧の基準となる基準
電圧発生回路、９は差動増幅回路、１０は出力トランジ
スタである。１１はアイドリング電流を流すトランジス
タである。なお、トランジスタで矢印のあるものはＰチ
ャネルトランジスタ、矢印のないものはＮチャネルトラ
ンジスタである。１２、１３は位相補償の抵抗とキャパ
シタンスである。トランジスタ１４、１５からなるＣＭ
ＯＳインバータとキャパシタンス１６はメモリあるいは
論理回路を等価的に表したものである。７−１、７−２
はボンディングパッドで７−１には高電位（Ｖcc）が印
加され、７−２には低電位（Ｖss）が印加される。６−
１、６−２はボンディングワイヤである。５−１、５−
２はパッケージ内のインナーリードである。５−１はＶ
ccピン、５−２はＶssピンとなる。なお、１９は外部電
源で、２０−１、２０−２は外部電源とパッケージのＶ
ccピン、Ｖssピンをつなぐ外部電源配線である。このよ
うにチップ内に電圧降圧回路をもつＬＳＩではＶccピン
から電圧降圧回路までの電源配線（Ｖcc配線）と、電圧
降圧回路の出力配線であり、メモリ回路や論理回路の電
源配線となる内部電源配線（Ｖｃｌ配線）３１が電圧降
圧回路によって生じるインピーダンスを介してつなが
る。このインピーダンス（Ｖcc配線側からみたインピー
ダンス）は電圧降圧回路の特性を維持するためには小さ
くできない。このインピーダンスが小さいとＶcc配線で
の電圧変動が電圧降圧回路の出力電圧変動として現われ
る。このようにＶccピンからみた電圧降圧回路のインピ
ーダンスが大きいためＶcc配線のキャパシタンスは小さ
くなる。また、同じ理由により図５において述べるよう
なＶcc配線につながるＰＮ接合の面積も小さくなる。
【０００６】さて、Ｖcc配線のキャパシタンスやＰＮ接
合は次のような働きをする。Ｖccピンにサージ電圧が加
わった場合、上記キャパシタンスとＶcc配線で生じる抵
抗によりサージ電圧の内部回路への伝播を遅らせる。そ
の間にＰＮ接合がブレークダウンし、サージ電圧のピー
ク値を小さくする。これにより内部回路へ大きなサージ
電圧は加わらない。しかし、上記のようにＶcc配線のキ
ャパシタンスが小さくなり、ＰＮ接合の面積が小さくな
ると、サージ電圧の伝播遅延が小さくなり、ＰＮ接合の
流せる電流量も小さくなるためサージ電圧を小さくでき
なくなる。このため内部回路へ高い電圧が加わり素子が
破壊される。また、ＰＮ接合の面積が小さいとＰＮ接合
自体が破壊される。このように電圧降圧回路を用いると
Ｖccノードに加わる静電気に対する耐性が劣化する。し
かし、これへの対策としてＶccピンにキャパシタンスを
付加すればこの静電破壊に対する耐性は向上する。上記
静電気はウェハのダイシング時、チップのパッケージへ
の実装時、モールドしたチップへの製品名等のマーキン
グ時等でも生じる。このためＬＳＩチップ上で上記静電
気に対する対策が必要となる。すなわち、チップ外にキ
ャパシタを設ける場合には、チップ製造中に静電破壊を
招く恐れがあり、チップ内に予めキャパシタを設けてお
く方が静電破壊にも強く、歩留まりもよくなるという利
点を持つ。
合は次のような働きをする。Ｖccピンにサージ電圧が加
わった場合、上記キャパシタンスとＶcc配線で生じる抵
抗によりサージ電圧の内部回路への伝播を遅らせる。そ
の間にＰＮ接合がブレークダウンし、サージ電圧のピー
ク値を小さくする。これにより内部回路へ大きなサージ
電圧は加わらない。しかし、上記のようにＶcc配線のキ
ャパシタンスが小さくなり、ＰＮ接合の面積が小さくな
ると、サージ電圧の伝播遅延が小さくなり、ＰＮ接合の
流せる電流量も小さくなるためサージ電圧を小さくでき
なくなる。このため内部回路へ高い電圧が加わり素子が
破壊される。また、ＰＮ接合の面積が小さいとＰＮ接合
自体が破壊される。このように電圧降圧回路を用いると
Ｖccノードに加わる静電気に対する耐性が劣化する。し
かし、これへの対策としてＶccピンにキャパシタンスを
付加すればこの静電破壊に対する耐性は向上する。上記
静電気はウェハのダイシング時、チップのパッケージへ
の実装時、モールドしたチップへの製品名等のマーキン
グ時等でも生じる。このためＬＳＩチップ上で上記静電
気に対する対策が必要となる。すなわち、チップ外にキ
ャパシタを設ける場合には、チップ製造中に静電破壊を
招く恐れがあり、チップ内に予めキャパシタを設けてお
く方が静電破壊にも強く、歩留まりもよくなるという利
点を持つ。
【０００７】ところで、チップ内に電圧降圧回路をもつ
ＬＳＩでは、このＬＳＩが動作すると、電源電流は非常
に大きな変化をすることがわかった。図３はＤＲＡＭの
読み出しサイクルでの電源電流波形で、同図（ａ）は外
部電源電圧を直接メモリ回路に供給した場合、（ｂ）は
電圧降圧回路を通して外部電源電圧をメモリ回路に供給
した場合である。この電源電流の大きな変化はチップ外
の電源配線のインダクタンスとチップ内のＶcc配線のキ
ャパシタンスとによる共振が主な原因である。図２に示
す回路は電圧降圧回路を等価的に電流源として置き換
え、図４（ａ）のように表せる。同図で３００−１、３
００−２は外部電源配線、インナーリード、ボンディン
グワイヤで生じるインダクタンス、３０１−１、３０１
−２はチップ内の電源配線の抵抗、３０２はチップ内の
電源配線のキャパシタンスである。３０３は電圧降圧回
路である。この回路をさらに簡単化すると図４（ｂ）の
ようになる。この回路はＬＣＲの直列共振回路を表して
いる。ＬＣＲ直列共振回路の共振条件は（（４Ｌ）／
（ＣＲ2））＞１であり、共振周波数はＲが小さい場合
ω2＝１／ＬＣである。これからキャパシタンスＣが小
さくなると共振条件を満たすようになり、共振周波数が
高くなることがわかる。チップ内に電圧降圧回路をもつ
ＬＳＩではＶcc配線のキャパシタンスが小さくなるため
共振条件を満たすようになる。また、共振の周期とＬＳ
Ｉの回路ブロックの動作タイミングが一致するようにな
る。このために電源電流の変化が大きくなる。このよう
な大きな電源電流の変化はＬＳＩを搭載した基板の電源
配線の電圧変動を大きくし、同じ基板上のＬＳＩの誤動
作を引き起こす。また、電磁誘導により、このＬＳＩを
使った機器、あるいはその機器の周辺に置かれている機
器で雑音を発生する。この雑音により上記機器が誤動作
を引き起こす。したがって、この電源電流の大きな変化
を抑えて上記雑音をなくし、機器の誤動作を防止する必
要がある。
ＬＳＩでは、このＬＳＩが動作すると、電源電流は非常
に大きな変化をすることがわかった。図３はＤＲＡＭの
読み出しサイクルでの電源電流波形で、同図（ａ）は外
部電源電圧を直接メモリ回路に供給した場合、（ｂ）は
電圧降圧回路を通して外部電源電圧をメモリ回路に供給
した場合である。この電源電流の大きな変化はチップ外
の電源配線のインダクタンスとチップ内のＶcc配線のキ
ャパシタンスとによる共振が主な原因である。図２に示
す回路は電圧降圧回路を等価的に電流源として置き換
え、図４（ａ）のように表せる。同図で３００−１、３
００−２は外部電源配線、インナーリード、ボンディン
グワイヤで生じるインダクタンス、３０１−１、３０１
−２はチップ内の電源配線の抵抗、３０２はチップ内の
電源配線のキャパシタンスである。３０３は電圧降圧回
路である。この回路をさらに簡単化すると図４（ｂ）の
ようになる。この回路はＬＣＲの直列共振回路を表して
いる。ＬＣＲ直列共振回路の共振条件は（（４Ｌ）／
（ＣＲ2））＞１であり、共振周波数はＲが小さい場合
ω2＝１／ＬＣである。これからキャパシタンスＣが小
さくなると共振条件を満たすようになり、共振周波数が
高くなることがわかる。チップ内に電圧降圧回路をもつ
ＬＳＩではＶcc配線のキャパシタンスが小さくなるため
共振条件を満たすようになる。また、共振の周期とＬＳ
Ｉの回路ブロックの動作タイミングが一致するようにな
る。このために電源電流の変化が大きくなる。このよう
な大きな電源電流の変化はＬＳＩを搭載した基板の電源
配線の電圧変動を大きくし、同じ基板上のＬＳＩの誤動
作を引き起こす。また、電磁誘導により、このＬＳＩを
使った機器、あるいはその機器の周辺に置かれている機
器で雑音を発生する。この雑音により上記機器が誤動作
を引き起こす。したがって、この電源電流の大きな変化
を抑えて上記雑音をなくし、機器の誤動作を防止する必
要がある。
【０００８】本発明の目的はチップ内に電圧降圧回路を
有する回路においてもＶccピンの静電破壊耐圧が高い半
導体装置を提供することにある。
有する回路においてもＶccピンの静電破壊耐圧が高い半
導体装置を提供することにある。
【０００９】また、他の目的はチップ内に電圧降圧回路
を有する回路においても電源電流の変化が小さい半導体
装置を提供することにある。
を有する回路においても電源電流の変化が小さい半導体
装置を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
チップ内の高電位の電源配線（Ｖcc配線）と低電位の電
源配線（Ｖss配線）間に抵抗とキャパシタンスの直列回
路を並置することにした。
チップ内の高電位の電源配線（Ｖcc配線）と低電位の電
源配線（Ｖss配線）間に抵抗とキャパシタンスの直列回
路を並置することにした。
【００１１】
【作用】Ｖcc配線とＶss配線間にキャパシタンスを並置
することにより、Ｖcc配線のキャパシタンスを増加さ
せ、Ｖcc配線につながるＰＮ接合の面積を増加させるこ
とができる。これによりサージ電圧の伝播遅延を大きく
し、ＰＮ接合の流せる電流量を大きくできるのでサージ
電圧を小さくできる。これによりメモリ回路や論理回路
に高い電圧が加わることが無くなるので素子の破壊を防
止できる。また、ＰＮ接合自体の破壊も防止できる。さ
らに並置したキャパシタンスは共振周期を大きくするの
でＬＳＩの回路ブロックの動作タイミングと共振周期が
あわなくなり、電源電流の大きな変化を抑える。これに
より電源電圧の変動を小さくできる。また、電磁誘導に
よる雑音の発生を防止できる。
することにより、Ｖcc配線のキャパシタンスを増加さ
せ、Ｖcc配線につながるＰＮ接合の面積を増加させるこ
とができる。これによりサージ電圧の伝播遅延を大きく
し、ＰＮ接合の流せる電流量を大きくできるのでサージ
電圧を小さくできる。これによりメモリ回路や論理回路
に高い電圧が加わることが無くなるので素子の破壊を防
止できる。また、ＰＮ接合自体の破壊も防止できる。さ
らに並置したキャパシタンスは共振周期を大きくするの
でＬＳＩの回路ブロックの動作タイミングと共振周期が
あわなくなり、電源電流の大きな変化を抑える。これに
より電源電圧の変動を小さくできる。また、電磁誘導に
よる雑音の発生を防止できる。
【００１２】
【実施例】以下、本発明の一実施例を図１により説明す
る。図１で１００は半導体チップ、１０１は電圧降圧回
路、１０２はメモリ回路あるいは論理回路である。１０
３、１０４は外部電源の入力端子で１０３は高電位Ｖcc
の入力端子、１０４は低電位Ｖssの入力端子である。１
０５、１０６はチップ内の電源配線で１０５は高電位の
配線（ここではＶcc配線と呼ぶ）、１０６は低電位の配
線（ここではＶss配線と呼ぶ）である。１０７は内部電
源配線（ここではＶcl配線と呼ぶ）である。１０９は電
源配線につくキャパシタンスである。１０８−１、１０
８−２は電源配線につく抵抗である。なお、この他にキ
ャパシタンスの多くは配線層と基板間で形成されるので
基板の抵抗１０８−３がキャパシタンス１０９につく。
２００は外部電源である。２０１、２０２は外部電源配
線のインダクタンスである。
る。図１で１００は半導体チップ、１０１は電圧降圧回
路、１０２はメモリ回路あるいは論理回路である。１０
３、１０４は外部電源の入力端子で１０３は高電位Ｖcc
の入力端子、１０４は低電位Ｖssの入力端子である。１
０５、１０６はチップ内の電源配線で１０５は高電位の
配線（ここではＶcc配線と呼ぶ）、１０６は低電位の配
線（ここではＶss配線と呼ぶ）である。１０７は内部電
源配線（ここではＶcl配線と呼ぶ）である。１０９は電
源配線につくキャパシタンスである。１０８−１、１０
８−２は電源配線につく抵抗である。なお、この他にキ
ャパシタンスの多くは配線層と基板間で形成されるので
基板の抵抗１０８−３がキャパシタンス１０９につく。
２００は外部電源である。２０１、２０２は外部電源配
線のインダクタンスである。
【００１３】さて、本発明ではチップ内のＶcc配線とＶ
ss配線間にキャパシタンスと抵抗の直列回路１１０を並
置した。これによりＶcc配線のキャパシタンスが大きく
なるのでサージ電圧の伝播の遅れが大きくなる。この間
にＰＮ接合がブレークダウンするのでチップの内部回路
へ高いサージ電圧が加わることはない。従って、静電破
壊に対する耐性を向上できる。ところで、Ｖcc配線とＶ
ss配線間に並置するキャパシタンスは図５に示すような
ＰＮ接合によるキャパシタンスにすることにより静電破
壊に対する耐性をさらに改善できる。図５はＶcc配線と
Ｖss配線間に並置するキャパシタンスの断面構造であ
る。同図で４００はｐ型の半導体基板である。４０１は
ｐウェル、４０２はｎウェルである。４０３はｐ型の拡
散層、４０４はｎ型の拡散層である。したがって、ｎウ
ェルとｐ型の拡散層でｐｎ接合が形作られ、ｎウェルと
ｎ型の拡散層間はオーミックコンタクトとなる。４０５
−１、４０５−２はｐ型の拡散層、ｎ型の拡散層と接続
する電極層である。４０６−１、４０６−２、４０６−
３は素子を分離する酸化膜である。電極層４０５−１は
Ｖss配線に接続される。また、電極層４０５−２はＶ
cc配線に接続される。Ｖcc配線に高電位、Ｖss配線に低
電位が印加されることによりｐｎ接合でキャパシタンス
が作られる。Ｖccピンに加わったサージ電圧は、このｐ
ｎ接合のブレークダウンにより低い電圧に制限される。
これにより内部回路へ加わるサージ電圧が低くなるので
ＬＳＩの静電破壊耐圧を大きくできる。この実施例では
ｐｎ接合の面積が大きくなるのでｐｎ接合が流せる電流
量が大きくなり、ｐｎ接合の破壊も防止できる。なお、
ウェル層をキャパシタンスの一方の電極として用いてい
る。一般にウェル層の抵抗率はｐ型あるいはｎ型の拡散
層に比べ高いのでｐ型の拡散層４０３とｎ型の拡散層４
０４の間には寄生抵抗を生じる。従って、Ｖcc配線とキ
ャパシタンス間には自動的に直列に抵抗がつながること
になる。従って、特別に抵抗を設ける必要がなくなり、
チップサイズの増加を抑えることができる。
ss配線間にキャパシタンスと抵抗の直列回路１１０を並
置した。これによりＶcc配線のキャパシタンスが大きく
なるのでサージ電圧の伝播の遅れが大きくなる。この間
にＰＮ接合がブレークダウンするのでチップの内部回路
へ高いサージ電圧が加わることはない。従って、静電破
壊に対する耐性を向上できる。ところで、Ｖcc配線とＶ
ss配線間に並置するキャパシタンスは図５に示すような
ＰＮ接合によるキャパシタンスにすることにより静電破
壊に対する耐性をさらに改善できる。図５はＶcc配線と
Ｖss配線間に並置するキャパシタンスの断面構造であ
る。同図で４００はｐ型の半導体基板である。４０１は
ｐウェル、４０２はｎウェルである。４０３はｐ型の拡
散層、４０４はｎ型の拡散層である。したがって、ｎウ
ェルとｐ型の拡散層でｐｎ接合が形作られ、ｎウェルと
ｎ型の拡散層間はオーミックコンタクトとなる。４０５
−１、４０５−２はｐ型の拡散層、ｎ型の拡散層と接続
する電極層である。４０６−１、４０６−２、４０６−
３は素子を分離する酸化膜である。電極層４０５−１は
Ｖss配線に接続される。また、電極層４０５−２はＶ
cc配線に接続される。Ｖcc配線に高電位、Ｖss配線に低
電位が印加されることによりｐｎ接合でキャパシタンス
が作られる。Ｖccピンに加わったサージ電圧は、このｐ
ｎ接合のブレークダウンにより低い電圧に制限される。
これにより内部回路へ加わるサージ電圧が低くなるので
ＬＳＩの静電破壊耐圧を大きくできる。この実施例では
ｐｎ接合の面積が大きくなるのでｐｎ接合が流せる電流
量が大きくなり、ｐｎ接合の破壊も防止できる。なお、
ウェル層をキャパシタンスの一方の電極として用いてい
る。一般にウェル層の抵抗率はｐ型あるいはｎ型の拡散
層に比べ高いのでｐ型の拡散層４０３とｎ型の拡散層４
０４の間には寄生抵抗を生じる。従って、Ｖcc配線とキ
ャパシタンス間には自動的に直列に抵抗がつながること
になる。従って、特別に抵抗を設ける必要がなくなり、
チップサイズの増加を抑えることができる。
【００１４】さて、抵抗とキャパシタンスの直列接続の
並置は、共振周期を大きくする方向に働き、キャパシタ
ンスがある大きさを越えると共振しなくなる。共振周期
が大きくなるとＬＳＩの回路ブロックの動作タイミング
と合わなくなり、電源電流の大きな変化を抑える。した
がって、このＬＳＩを搭載した基板の電源配線での電圧
降下を小さくできる。また、電磁誘導による雑音の発生
を抑えることができる。したがって、これらの雑音によ
る機器の誤動作を防止できる。なお、キャパシタンスに
直列に接続した抵抗はダンピング抵抗となり外部電源配
線のインダクタンスとこのキャパシタンス１１２による
共振を抑える。ところで、この抵抗はＶcc配線１０５あ
るいはＶss配線１０６上に設けても同様な効果を得るこ
とができる。しかし、この抵抗で電圧降下を生じるの
で、同図に示すように主なる電流経路とは並列に配置し
た方がよい。
並置は、共振周期を大きくする方向に働き、キャパシタ
ンスがある大きさを越えると共振しなくなる。共振周期
が大きくなるとＬＳＩの回路ブロックの動作タイミング
と合わなくなり、電源電流の大きな変化を抑える。した
がって、このＬＳＩを搭載した基板の電源配線での電圧
降下を小さくできる。また、電磁誘導による雑音の発生
を抑えることができる。したがって、これらの雑音によ
る機器の誤動作を防止できる。なお、キャパシタンスに
直列に接続した抵抗はダンピング抵抗となり外部電源配
線のインダクタンスとこのキャパシタンス１１２による
共振を抑える。ところで、この抵抗はＶcc配線１０５あ
るいはＶss配線１０６上に設けても同様な効果を得るこ
とができる。しかし、この抵抗で電圧降下を生じるの
で、同図に示すように主なる電流経路とは並列に配置し
た方がよい。
【００１５】図６はＶcc配線、Ｖss配線間に並置するキ
ャパシタンスの構成法の別の例である。同図で４５０は
ｐ型の半導体基板である。４５１はｎ型の拡散層であ
る。したがって、ｐ型の半導体基板とｎ型の拡散層でｐ
ｎ接合が形作られる。４５２はｎ型の拡散層と接続する
電極層である。４５３−１、４５３−２は素子を分離す
る酸化膜である。電極層４５２はＶcc配線に接続され
る。また、半導体基板はＶss配線に接続されるとしてい
る。Ｖcc配線に高電位、Ｖss配線に低電位が印加される
ことによりｐｎ接合でキャパシタンスが作られる。この
ようにウェル層がないプロセスにおいてもｐｎ接合でキ
ャパシタンスを作ることができる。この例では半導体基
板はＶss配線に接続されるとしているが、半導体基板は
基板バイアスの電源に接続してもかまわない。この場
合、基板の抵抗をキャパシタンスに接続する直列抵抗と
して利用できる。これにより抵抗に必要なレイアウト面
積を低減できる。
ャパシタンスの構成法の別の例である。同図で４５０は
ｐ型の半導体基板である。４５１はｎ型の拡散層であ
る。したがって、ｐ型の半導体基板とｎ型の拡散層でｐ
ｎ接合が形作られる。４５２はｎ型の拡散層と接続する
電極層である。４５３−１、４５３−２は素子を分離す
る酸化膜である。電極層４５２はＶcc配線に接続され
る。また、半導体基板はＶss配線に接続されるとしてい
る。Ｖcc配線に高電位、Ｖss配線に低電位が印加される
ことによりｐｎ接合でキャパシタンスが作られる。この
ようにウェル層がないプロセスにおいてもｐｎ接合でキ
ャパシタンスを作ることができる。この例では半導体基
板はＶss配線に接続されるとしているが、半導体基板は
基板バイアスの電源に接続してもかまわない。この場
合、基板の抵抗をキャパシタンスに接続する直列抵抗と
して利用できる。これにより抵抗に必要なレイアウト面
積を低減できる。
【００１６】図７はＶcc配線、Ｖss配線間に並置するキ
ャパシタンスの構成法の別の例である。同図で４７０は
ｐ型の半導体基板である。４７１はｐウェル、４７２は
ｎウェルである。４７３はｎ型の拡散層である。したが
って、ｐウェルとｎ型の拡散層でｐｎ接合が形作られ
る。４７５はｎ型の拡散層と接続する電極層である。４
７６−１、４７６−２は素子を分離する酸化膜である。
電極層４７５はＶcc配線に接続される。半導体基板４７
０は基板バイアスの電源に接続される。これによりｐｎ
接合でキャパシタンスが作られる。
ャパシタンスの構成法の別の例である。同図で４７０は
ｐ型の半導体基板である。４７１はｐウェル、４７２は
ｎウェルである。４７３はｎ型の拡散層である。したが
って、ｐウェルとｎ型の拡散層でｐｎ接合が形作られ
る。４７５はｎ型の拡散層と接続する電極層である。４
７６−１、４７６−２は素子を分離する酸化膜である。
電極層４７５はＶcc配線に接続される。半導体基板４７
０は基板バイアスの電源に接続される。これによりｐｎ
接合でキャパシタンスが作られる。
【００１７】図８はＶcc配線、Ｖss配線間に並置するキ
ャパシタンスの半導体チップ上での配置方法を示してい
る。同図はＤＲＡＭの例である。図８で５００は半導体
チップである。５０１−１、５０１−２、５０１−３、
５０１−４はメモリアレー配置領域、５０２−１、５０
２−２、５０２−３はメモリアレーを駆動する周辺回路
配置領域である。５０３はＶcc配線、Ｖss配線間に並置
するキャパシタンス配置領域である。このように半導体
チップの外縁にキャパシタンスを設けるのでキャパシタ
ンスの大きさの調整が自由に行える。また、同図のよう
にメモリアレーが半導体チップの外縁に近接して配置さ
れている場合、メモリアレーと半導体チップの外縁との
距離を確保でき、半導体チップの外縁で生じるストレス
がメモリの情報保持時間を低下させるのを防止できる。
ャパシタンスの半導体チップ上での配置方法を示してい
る。同図はＤＲＡＭの例である。図８で５００は半導体
チップである。５０１−１、５０１−２、５０１−３、
５０１−４はメモリアレー配置領域、５０２−１、５０
２−２、５０２−３はメモリアレーを駆動する周辺回路
配置領域である。５０３はＶcc配線、Ｖss配線間に並置
するキャパシタンス配置領域である。このように半導体
チップの外縁にキャパシタンスを設けるのでキャパシタ
ンスの大きさの調整が自由に行える。また、同図のよう
にメモリアレーが半導体チップの外縁に近接して配置さ
れている場合、メモリアレーと半導体チップの外縁との
距離を確保でき、半導体チップの外縁で生じるストレス
がメモリの情報保持時間を低下させるのを防止できる。
【００１８】図９はキャパシタンスの構成法の別の例で
ある。図８に示すキャパシタンスの構成法とは周辺回路
配置領域５０２−１、５０２−２、５０２−３にもキャ
パシタンスを設けている点が異なる。通常、周辺回路配
置領域ではチップの周辺部で回路を配置しない、あき領
域を生じる。そのような領域にキャパシタンスを設ける
ことによりチップサイズの低減がはかれる。
ある。図８に示すキャパシタンスの構成法とは周辺回路
配置領域５０２−１、５０２−２、５０２−３にもキャ
パシタンスを設けている点が異なる。通常、周辺回路配
置領域ではチップの周辺部で回路を配置しない、あき領
域を生じる。そのような領域にキャパシタンスを設ける
ことによりチップサイズの低減がはかれる。
【００１９】図１０はキャパシタンスの構成法の別の例
である。同図で５００は半導体チップである。５０１−
１、５０１−２、５０１−３、５０１−４はメモリアレ
ー配置領域である。５１１は電圧降圧回路である。５１
０−１、５１０−２、５１０−３は電源接続用のボンデ
ィングパッドである。５１２−１、５１２−２、５１２
−３、５１２−４、５１２−５は電源配線である。５０
３−１、５０３−２、５０３−３、５０３−４、５０３
−５、５０３−６、５０３−７はキャパシタンス配置領
域である。ここでは周辺回路のあき領域にキャパシタン
スを配置してチップサイズの低減をはかっている。
である。同図で５００は半導体チップである。５０１−
１、５０１−２、５０１−３、５０１−４はメモリアレ
ー配置領域である。５１１は電圧降圧回路である。５１
０−１、５１０−２、５１０−３は電源接続用のボンデ
ィングパッドである。５１２−１、５１２−２、５１２
−３、５１２−４、５１２−５は電源配線である。５０
３−１、５０３−２、５０３−３、５０３−４、５０３
−５、５０３−６、５０３−７はキャパシタンス配置領
域である。ここでは周辺回路のあき領域にキャパシタン
スを配置してチップサイズの低減をはかっている。
【００２０】図１１はキャパシタンスの構成法の別の例
である。同図（ａ）は平面図、（ｂ）はＡ−Ｂ間の断面
図である。５５３はｐ型の半導体基板、５５０はｎウェ
ルである。５５１、５５１−１、５５１−２、５５１−
３はｐ型の拡散層、５５２、５５２−１、５５２−２は
ｎ型の拡散層である。このような構成にすることにより
キャパシタンスに寄生的につく抵抗を小さくできる。特
にｎウェルで生じる寄生抵抗を小さくできる。また、Ｖ
cc配線とＶss配線を並置するので新たにインダクタンス
を生じない。さらにｐ型の拡散層の側壁部分もキャパシ
タンスとして利用できる。
である。同図（ａ）は平面図、（ｂ）はＡ−Ｂ間の断面
図である。５５３はｐ型の半導体基板、５５０はｎウェ
ルである。５５１、５５１−１、５５１−２、５５１−
３はｐ型の拡散層、５５２、５５２−１、５５２−２は
ｎ型の拡散層である。このような構成にすることにより
キャパシタンスに寄生的につく抵抗を小さくできる。特
にｎウェルで生じる寄生抵抗を小さくできる。また、Ｖ
cc配線とＶss配線を並置するので新たにインダクタンス
を生じない。さらにｐ型の拡散層の側壁部分もキャパシ
タンスとして利用できる。
【００２１】図１２および図１３はキャパシタンスの構
成法の別の例である。リードオンチップ（ＬＯＣ）構造
のパッケージでインナーリードを利用してキャパシタン
スを作る方法を示している。図１２で６００は半導体チ
ップである。６０１−１、６０１−２はインナーリード
である。ここでは２個のインナーリードを示している。
実際は多数のインナーリードが半導体基板上に配置され
る。６０２−１、６０２−２はボンディングパッド、６
０３−１、６０３−２はボンディングワイヤである。ま
た、図１３は図１２に示すＡ−Ｂ間の断面図である。６
０１−１のインナーリードがＶcc配線、６０１−２のイ
ンナーリードがＶss配線とすると、６０１−１と６０１
−２の重なり部分の間に誘電体を挿入することによりキ
ャパシタンスを形成できる。インナーリードを利用して
キャパシタンスを作ることにより集積回路のチップ面積
を小さくできる。また、インナーリードの重なり部分の
面積は集積回路のチップの大きさの範囲内であれば自由
に大きくできるのでキャパシタンスの設計の自由度が増
す。なお、ここではリードオンチップ（ＬＯＣ）構造の
パッケージについて述べたが、チップオンリード（ＣＯ
Ｌ）構造のパッケージについても同様のことが行える。
成法の別の例である。リードオンチップ（ＬＯＣ）構造
のパッケージでインナーリードを利用してキャパシタン
スを作る方法を示している。図１２で６００は半導体チ
ップである。６０１−１、６０１−２はインナーリード
である。ここでは２個のインナーリードを示している。
実際は多数のインナーリードが半導体基板上に配置され
る。６０２−１、６０２−２はボンディングパッド、６
０３−１、６０３−２はボンディングワイヤである。ま
た、図１３は図１２に示すＡ−Ｂ間の断面図である。６
０１−１のインナーリードがＶcc配線、６０１−２のイ
ンナーリードがＶss配線とすると、６０１−１と６０１
−２の重なり部分の間に誘電体を挿入することによりキ
ャパシタンスを形成できる。インナーリードを利用して
キャパシタンスを作ることにより集積回路のチップ面積
を小さくできる。また、インナーリードの重なり部分の
面積は集積回路のチップの大きさの範囲内であれば自由
に大きくできるのでキャパシタンスの設計の自由度が増
す。なお、ここではリードオンチップ（ＬＯＣ）構造の
パッケージについて述べたが、チップオンリード（ＣＯ
Ｌ）構造のパッケージについても同様のことが行える。
【００２２】
【発明の効果】チップ内のＶcc配線とＶss配線の間にキ
ャパシタンスと抵抗の直列回路を並置することによりＶ
cc配線につくキャパシタンスおよびＰＮ接合の面積を大
きくする。これはＶccピンに加わるサージ電圧の内部回
路への伝播を遅くする。また、ＰＮ接合が流せる電流量
を大きくする。これによりＶccピンに加わるサージ電圧
に対する耐性が大きくなる。また、このキャパシタンス
は半導体チップ外の電源配線のインダクタンスと半導体
チップ内の電源配線のキャパシタンスによる共振周波数
を低くする。これによりＬＳＩ内の回路ブロックの動作
タイミングと共振周期が合わなくなり、電源電流の大き
な変化が緩和される。これによりＬＳＩを搭載した基板
の電源配線での電圧降下が小さくなる。また、電磁誘導
による雑音の発生を抑える。したがって、これらの雑音
による機器の誤動作が防止できる。
ャパシタンスと抵抗の直列回路を並置することによりＶ
cc配線につくキャパシタンスおよびＰＮ接合の面積を大
きくする。これはＶccピンに加わるサージ電圧の内部回
路への伝播を遅くする。また、ＰＮ接合が流せる電流量
を大きくする。これによりＶccピンに加わるサージ電圧
に対する耐性が大きくなる。また、このキャパシタンス
は半導体チップ外の電源配線のインダクタンスと半導体
チップ内の電源配線のキャパシタンスによる共振周波数
を低くする。これによりＬＳＩ内の回路ブロックの動作
タイミングと共振周期が合わなくなり、電源電流の大き
な変化が緩和される。これによりＬＳＩを搭載した基板
の電源配線での電圧降下が小さくなる。また、電磁誘導
による雑音の発生を抑える。したがって、これらの雑音
による機器の誤動作が防止できる。
【図１】本発明の一実施例を示す回路図である。
【図２】電圧降圧回路を用いたＤＲＡＭの構成図であ
る。
る。
【図３】従来回路の問題点を示す電源電流波形である。
【図４】電圧降圧回路を用いたＤＲＡＭの等価回路図で
ある。
ある。
【図５】本発明の別の実施例を示す回路図である。Ｖcc
配線とＶss配線間に並置するキャパシタンスの断面構造
である。
配線とＶss配線間に並置するキャパシタンスの断面構造
である。
【図６】Ｖcc配線とＶss配線間に並置するキャパシタン
スの断面構造の別の例である。
スの断面構造の別の例である。
【図７】Ｖcc配線とＶss配線間に並置するキャパシタン
スの断面構造の別の例である。
スの断面構造の別の例である。
【図８】Ｖcc配線とＶss配線間に並置するキャパシタン
スのチップ配置である。
スのチップ配置である。
【図９】Ｖcc配線とＶss配線間に並置するキャパシタン
スのチップ配置の別の例である。
スのチップ配置の別の例である。
【図１０】Ｖcc配線とＶss配線間に並置するキャパシタ
ンスのチップ配置の別の例である。
ンスのチップ配置の別の例である。
【図１１】Ｖcc配線とＶss配線間に並置するキャパシタ
ンスの別の構造である。
ンスの別の構造である。
【図１２】インナーリードを用いたキャパシタンスの構
成例である。
成例である。
【図１３】インナーリードを用いたキャパシタンスの構
成例である。
成例である。
１００…半導体チップ、１０１…電圧降圧回路、１０２
…メモリ回路あるいは論理回路、１０３、１０４…外部
電源電圧の入力端子、１０５、１０６…チップ内の電源
配線、１０７…内部電源配線、１０８…電源配線につく
寄生抵抗、１０９…電源配線につく寄生容量、１１０…
共振を抑えるための回路、２０１、２０２…電源配線の
インダクタンス、４００…ｐ型半導体基板、４０２…ｎ
ウェル、４０３…ｐ型拡散層、４０４…ｎ型拡散層、４
５０…ｐ型半導体基板、４５１…ｎ型拡散層、６０１−
１、６０１−２…インナーリード。
…メモリ回路あるいは論理回路、１０３、１０４…外部
電源電圧の入力端子、１０５、１０６…チップ内の電源
配線、１０７…内部電源配線、１０８…電源配線につく
寄生抵抗、１０９…電源配線につく寄生容量、１１０…
共振を抑えるための回路、２０１、２０２…電源配線の
インダクタンス、４００…ｐ型半導体基板、４０２…ｎ
ウェル、４０３…ｐ型拡散層、４０４…ｎ型拡散層、４
５０…ｐ型半導体基板、４５１…ｎ型拡散層、６０１−
１、６０１−２…インナーリード。
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フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/108
Ｈ０３Ｇ 11/00 Ｚ 7328−5Ｊ
(72)発明者 青木 正和
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 堀口 真志
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 上田 茂樹
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 田中 均
東京都小平市上水本町５丁目20番１号 日
立超エル・エス・アイ・エンジニアリング
株式会社内
(72)発明者 梶谷 一彦
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 高橋 継雄
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
(72)発明者 川本 洋
東京都青梅市今井2326番地 株式会社日立
製作所デバイス開発センタ内
Claims (4)
- 【請求項１】半導体チップ外の電源との接続端子である
高電位の入力端子および低電位の入力端子、該高電位の
入力端子と該低電位の入力端子間に供給された電圧を変
換する電圧降圧回路、該電圧降圧回路で作った電圧を利
用する第一の回路が同一半導体チップにある半導体集積
回路において、該高電位の入力端子と該低電位の入力端
子との間に抵抗とキャパシタンスの直列回路が配置さ
れ、上記直列回路に流れる電流は上記電圧降圧回路と上
記第一の回路を介して流れる電流と並列であることを特
徴とする半導体装置。 - 【請求項２】請求項１に記載の半導体装置において、該
キャパシタンスはｎ型ウェル層とｐ型拡散層で形成され
ることを特徴とする半導体装置。 - 【請求項３】請求項１に記載の半導体装置において、該
キャパシタンスはｐ型半導体基板とｎ型拡散層で形成さ
れることを特徴とする半導体装置。 - 【請求項４】請求項２又は請求項３の何れかに記載の半
導体装置において、該キャパシタンスは半導体チップの
外縁に沿って設けることを特徴とする半導体装置。
Priority Applications (4)
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