KR100436475B1 - 반도체 칩과 반도체 다이오드 제조 방법 - Google Patents

반도체 칩과 반도체 다이오드 제조 방법 Download PDF

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Abstract

본 발명은 다양한 전압, 다양한 신호 및 아날로그/디지털 응용을 위한 내 고전압성 다이오드 구조에 관한 것이다. 바람직한 실리콘 다이오드는 반도체 (실리콘) 층 혹은 몸체 상의 적어도 하나의 유전 박막층 상에 형성된 다결정 실리콘 게이트 구조를 포함한다. 벌크 반도체 기판 혹은 SOI 웨이퍼 상의 표면 실리콘층 내에 웰 혹은 주입 영역을 형성한다. 다결정 실리콘 게이트 박막으로 공급된 전압은 박막을 전기적으로 공핍시켜 유전 박막에 걸친 전압 스트레스를 감소시킨다. 진성 다결정 실리콘 박막은, 역 도핑되거나, 낮게 도핑된 주입을 통해 주입되거나, 낮게 도핑된 소스/드레인 주입부, 혹은 낮게 도핑된 MOSFET LDD 혹은 확장 주입부를 갖도록 도핑될 수 있다. 이와 달리, 공핍된 다결정 실리콘 게이트의 실리콘 다이오드를 규정할 때 게이트 구조 위로 차단 마스크를 형성함으로써 낮은 직렬 저항의 다이오드 주입부를 형성하여 박막이 과도핑되는 것을 방지할 수 있다. 선택하기에 따라서는, 하이브리드 포토레지스트 방법을 사용하여 실리콘 내에 보다 높게 도핑된 가장자리 주입부를 형성함으로써 차단 마스크가 없이도 다이오드의 직렬 저항을 감소시킬 수 있다.

Description

반도체 칩과 반도체 다이오드 제조 방법{SEMICONDUCTOR DIODE WITH DEPLETED POLYSILICON GATE STRUCTURE AND METHOD}
본 발명은 "Low K Factor Hybrid Resist"라는 명칭으로 1996년 9월 16일에 출원된 에스. 홀메스(S. Holmes) 등의 미국 특허 출원 제 08/715,288 호와, "Frequency Doubling Photoresist"라는 명칭으로 1996년 9월 16일에 출원된 엠. 씨. 핵키(M. C. Hackey) 등의 미국 특허 출원 제 08/715,287 호와, "Structure and Process for Buried Diode Formation in CMOS"라는 명칭으로 1997년 5월 7일에 출원된 제이. 에스. 브라운(J. S. Brown) 등의 미국 특허 출원 제 08/852,850 호와, "Method and Structure to Reduce Latchup Using Edge Implants"라는 명칭으로 1997년 5월 7일에 출원된 에프. 디. 베이커(F. D. Baker) 등의 미국 특허 출원 제 08/852,466 호와, "ESD Protection Structure and Method"라는 명칭으로 1997년 5월 7일에 출원된 제이. 에스. 브라운 등의 미국 특허 출원 제 08/851,973 호와 관련되어 있다.
본 발명은 전반적으로 집적 회로 칩에 관한 것으로, 보다 상세하게는, 집적 회로 칩의 정전기 방전 보호 소자(electrostatic discharge protect device)에 관한 것이다.
반도체 소자 피쳐가 각각의 새로운 기술 세대가 거듭됨에 따라 축소되어가는 경향이므로, 소자 절연층이 이와 비례해서 얇아지고, 즉 스케일링(scaling)된다. 이들 얇은 유전층은 더 낮은 전압에서도 쉽게 손상된다. 따라서, 다결정 실리콘 게이트 구조의 스케일링은 전압 스트레스, 전기적 과스트레스(electrical overstress : EOS), 정전기 방전(electrostatic discharge : ESD) 결함에 대한 회로 민감성을 증가시킨다. 이들 유형의 결함은 전형적으로 MOSFET으로 불리는 절연게이트 FET 기술에 있어서 주요한 관심 사항이다. MOSFET 칩 자체의 전압보다 높은 전압을 갖는 다른 칩 혹은 신호와 인터페이스하는 MOSFET 칩에 대해서는 특히 그러하다.
도 1a 및 도 1b는 종래 기술의 보호 소자 구조(100, 102)의 단면도를 도시하고 있다. 각각의 소자는 절연층(108)에 의해 반도체 몸체(106)로부터 절연된 게이트(104)를 포함한다.
도 1a에서, 소자(100)는 게이트(104)의 한쪽 면에는 p형의 확산부(110)를 갖고 게이트의 반대쪽 면에는 n형 확산부(112)를 갖는 약하게 도핑된 드레인(lightly doped drain : LDD) FET 다이오드이다. 게이트(104)의 각 면 상의 약하게 도핑된 영역(도시 안됨) 위의 질화물 스페이서(114)는 게이트(104)의 가장자리가 확산부(110, 112)로부터 떨어져 있게 한다. 얕은 트렌치 격리부(shallow trench isolation : STI)(116)는 각각의 확산부(110, 112)에 제공되어 인접하는 회로로부터 다이오드(100)를 격리시킨다.
도 1b에서, p형 확산부(110)는 게이트(104)에 인접하는 게이트(104)의 한쪽 면 상에 위치하고, 얕은 트렌치 격리부(118)는 n형 확산부(112)로부터 게이트를 분리시킨다. 이들 종래 기술의 소자 모두에서, 게이트(104)는 n형 혹은 p형 다결정 실리콘이다.
보통, 집적 회로(IC) 칩은 IC 칩에 ESD 보호를 추가하기 위해 인터페이스 회로 내에 도 1a 혹은 도 1b에서와 같은 보호 소자 혹은 다이오드를 포함한다. "Semiconductor Diode with Silicide Films and Trench Isolation"이라는 명칭의볼드만(Voldman) 등의 미국 특허 제 5,629,544 호는 벌크 실리콘 및 SOI(silicon on insulator) MOSFET 응용에 대해 다결정 실리콘으로 둘러싸인 다이오드 구조를 사용하는 것을 개시하고 있다. 그러나, MOSFET 칩이 보다 높은 전압 신호와 인터페이스해야 하는 경우 혹은 MOSFET 자체의 전압보다 높은 전압에서 동작하는 칩의 경우에는, 이들 다결정 실리콘 보호 소자는 칩을 적절히 보호하지 못한다. ESD 유형의 결함은 이러한 부적절한 보호의 결과이다.
또한, 일부 SOI 칩에서는 루비스터(Lubistor)로 알려진 측면 단방향 바이폴라형 절연 게이트 트랜지스터로 ESD 보호를 한다. 루비스터 또한 유전적 스트레스(dielectric stress)에 민감하다.
따라서, 전기장 스트레스로 인한 유전적 결함에 덜 민감한 얇은 산화물 다이오드에 대한 요구가 있다.
그러므로, 본 발명의 목적은 집적 회로 칩의 유전 전계(dielectric field) 스트레스로 인한 장애를 줄이는 것이다.
본 발명의 다른 목적은 MOSFET 회로의 ESD 보호를 개선하는 것이다.
본 발명의 또다른 목적은 SOI 칩의 ESD 보호를 개선하는 것이다.
본 발명은 다양한 전압과 다양한 신호 및 아날로그/디지털 응용에 사용될 수 있는 내 고전압성 다이오드 구조에 관한 것이다.
바람직한 다이오드는 반도체 (실리콘) 층 혹은 몸체 상의 적어도 하나의 유전 박막층 상에 낮게 도핑된 다결정 실리콘 게이트 구조를 포함한다. 다결정 실리콘 다이오드는 도전층 혹은 캡에 의해 한 표면이 단락된 박막 내에 위치한다. 다결정 실리콘 박막에 전압이 공급되면 다결정 실리콘 박막은 전기적으로 공핍되어 유전 박막에 걸친 전압 스트레스를 감소시킨다. 이러한 공핍 가능한 박막은 다결정 실리콘을 역 도핑시키거나 다결정 실리콘 박막을 낮게 도핑함으로써 실현된다. 한 실시예에서, 낮게 도핑된 소스/드레인 주입부가 다결정 실리콘 박막의 도펀트 농도를 설정하는 데에 사용된다. 다른 실시예에서, 낮게 도핑된 MOSFET LDD 혹은 확장 주입부가 다결정 실리콘 게이트의 도펀트 농도를 설정하는 데에 사용된다. 또다른 실시예에서, 공핍된 다결정 실리콘 다이오드를 규정할 때 게이트 구조 위에 차단 마스크를 형성함으로써, 낮은 직렬 저항의 다이오드 주입부를 형성하여 게이트 구조가 과도핑되는 것을 방지한다. 대체 실시예에서, 가장자리 주입부에서의 도펀트 농도를 증가시키기 위해 하이브리드 포토레지스트 방법을 통해 스페이서 가장자리에서의 실리콘 내의 구조 내에 보다 높게 도핑된 가장자리 주입부를 규정함으로써, 차단 마스크를 사용하지 않고도 다이오드 직렬 저항을 감소시킨다. 바람직한 다이오드 구조는 벌크 반도체 기판 내의 웰 혹은 주입된 영역 상에 형성된다.
또다른 실시예에서, 다이오드 구조는 SOI 웨이퍼 상의 측면 단방향 바이폴라 절연 게이트형 트랜지스터(루비스터)이다. 표면 실리콘층의 웰 주입부를 사용하여 바람직한 루비스터를 규정한다. 유전 박막은 지지하는 실리콘 기판 내에 매립된다.
바람직한 실시예의 다이오드에 대한 다결정 실리콘 공핍부는 바람직한 다이오드 및 루비스터 구조 모두에 대해 고유의 전압 의존성을 갖는 고유의 캐패시턴스-전압(C-V) 특성을 나타낸다. 다결정 실리콘 공핍부는 전압 스트레스를 감소시키는 데에 사용될 수 있고 다이오드 기반 ESD 네트워크와 같은 회로 응용에서 사용될 수 있다.
도 1a 및 도 1b는 종래 기술의 다이오드 구조의 단면도,
도 2는 벌크 기판 상의 공핍된 다결정 실리콘 구조의 단면도,
도 3a는 바람직한 실시예의 다이오드에 대한 C-V 곡선,
도 3b는 전형적인 종래의 다이오드의 상태에 대한 C-V 곡선,
도 4는 SOI 웨이퍼 상의 공핍된 다결정 실리콘 구조의 단면도,
도 5는 집적된 소스/드레인 주입부를 갖는 벌크 웨이퍼 상의 공핍된 다결정 실리콘 다이오드 구조의 단면도,
도 6은 하이브리드 레지스트 가장자리 주입부를 갖는 벌크 웨이퍼 상의 공핍된 다결정 실리콘 다이오드 구조의 단면도,
도 7은 하이브리드 레지스트 가장자리 주입부를 갖는 SOI 웨이퍼 상의 공핍된 다결정 실리콘 다이오드 구조의 단면도,
도 8a 내지 도 8d는 도 2 및 도 4의 바람직한 실시예의 다이오드를 형성하는 단계를 나타내는 도면,
도 9a 내지 도 9d는 도 5의 바람직한 실시예의 다이오드를 형성하는 단계를나타내는 도면,
도 10a 내지 도 10d는 도 6의 바람직한 실시예의 다이오드를 형성하는 단계를 나타내는 도면,
도 11a 내지 도 11d는 도 7의 바람직한 실시예의 다이오드를 형성하는 단계를 나타내는 도면,
도 12a 내지 도 12c는 바람직한 실시예의 낮게 도핑된 다결정 실리콘 게이트 구조의 실리콘 다이오드에 대한 전기적 기호.
도면의 주요부분에 대한 부호의 설명
120 : 다이오드 122 : 웰
124 : 벌크 기판 126 : 얕은 트렌치 격리부
130 : 유전 박막 132 : 게이트 박막
134 : 제 1 영역 136 : 제 2 영역
138 : 도전층 140 : 스페이서
142 : p형 확산부 144 : n형 확산부
146 : 표면
전술한 목적, 특징 및 장점과 다른 목적, 특징 및 장점은 도면을 참조하여 후속하는 본 발명의 바람직한 실시예의 상세한 설명으로부터 더 잘 이해될 것이다.
이제 도면, 특히 도 2를 참조하면 벌크 기판(124) 상의 웰(P 웰 혹은 N 웰) 혹은 여타 주입된 영역(122) 상의 제 1 바람직한 실시예에 따른 공핍된 FET 다이오드 구조(120)의 단면도가 도시되어 있다. 웰(122)의 양측의 얕은 트렌치 격리부(126)는 이 실시예에 따른 다이오드를 주변의 구조물로부터 격리시킨다.
본 발명에 따라 형성된 구조는 바람직하게는 다결정 실리콘 박막인 게이트 박막(132) 아래에 적어도 하나의 유전 박막(130)을 갖는다. 본 발명의 바람직한 실시예의 다이오드의 다결정 게이트 박막(132)은 n형 도핑된 제 2 영역(136)에 인접하는 p형 도핑된 제 1 영역(134)을 구비함으로써 게이트 박막(132)에 다이오드를 형성한다. 다결정 실리콘 게이트 박막(132) 상에 형성되어 박막(132) 내부에 형성된 다이오드 접합을 단락시키는 도전층(138), 바람직하게는 살리사이드(salicide)를 통해 두 개의 영역(134, 136)을 전기적으로 서로 연결시킬 수 있다. 다결정 실리콘 게이트 박막(132)의 양쪽 면에 스페이서(140)를 제공한다. 게이트 박막(132)의 각각의 끝단에서, 영역(134)에서의 확산부(142)와 영역(136)에서의 확산부(144)를 유사 도펀트, 즉, 확산부(142)의 경우는 p형, 확산부(144)의 경우는 n형으로 도핑한다.
적절한 바이어스 상태에서, 공핍층(도시 안됨)이 표면에 형성되도록 각각의 확산부(142, 144)를 도핑한다. 바람직하게, 1×1014/cm2내지 1×1015/cm2의 도핑 농도로 확산부를 도핑한다. 더욱이, 정상적인 전기적 스트레스가 증가함에 따라, 공핍층(도시 안됨)이 유전 박막(130)에서 하나 혹은 두 게이트 영역(134, 136)의 바닥 표면에 형성되도록 의도한다. 이들 공핍층은 게이트 유전체의 유효 두께를 증가시킨다. 유전체의 유효 두께가 증가된 결과로서, 바람직한 실시예의 다이오드는 보다 높은 전압을 견딜 수 있게 된다.
도 2의 바람직한 실시예로부터 알 수 있는 바와 같이, 다이오드는 웰과, 웰의 유형에 따라, p형 확산부(142) 혹은 n형 확산부(144) 사이에 형성된다. 위에 놓여진 게이트(132)는 실리사이드 차단 마스크로서 작용하여, p형 및 n형 주입부가 서로 단락되는 것을 방지한다.
다결정 실리콘 게이트 박막(132)은 공핍되어 도 3a에 나타낸 바와 같이 고유의 C-V 특성을 제공한다. 따라서, 바람직한 실시예의 보호 소자는 도 3b의 C-V 도에 나타낸 바와 같이 통상적인 종래의 소자에 비해 개선된 캐패시턴스 전압 의존도를 갖는다.
또한, 바람직한 실시예의 내 고전압성 다이오드(120)는 다양한 전압, 다양한신호 및 아날로그/디지털 응용에 사용될 수 있는 구조이다. 바람직한 공핍된 다결정 실리콘 다이오드 구조(120)는 다결정 실리콘 게이트층(132)을 역 도핑시키거나 게이트 박막(132)의 낮은 도핑 주입, 즉 소스 드레인 도펀트 농도보다 한 자리수만큼 낮은 규모, 바람직하게는 1×1014/cm2내지 1×1015/cm2정도의 도핑 주입에 의해 규정된다. 다결정 실리콘 도펀트 농도를 설정하기 위해 낮게 도핑된 소스/드레인 주입부를 사용할 수 있다. 이와는 달리, 낮게 도핑된 FET LDD 혹은 확장 주입부를 사용하여 다결정 실리콘 게이트 도펀트 농도를 설정할 수도 있다.
도 4는 SOI 웨이퍼 상의 제 2 바람직한 실시예의 공핍된 FET 다이오드 구조(150)의 단면도를 도시하고 있다. 이 바람직한 실시예에서는, 표면 반도체층(154) 내의 주입된 웰(152) 내에 측면 단방향 바이폴라형 절연 게이트 트랜지스터(루비스터)를 형성한다. 표면 반도체층(154)은 절연층(156) 상에 위치한다. 바람직하게, 절연층(154)은 실리콘 웨이퍼(158) 상에 위치한다. 제 1 바람직한 실시예(120)에서와 같이, 제 2 바람직한 실시예의 산화물층(130)은 단일 절연 재료층 혹은 두 개 이상의 절연 재료층이 될 수 있다.
도 5는 도 2의 변형인 대체 실시예의 단면도를 도시하고 있다. 이 대체 실시예(160)에서는 STI(126)에 전형적인 소스/드레인 확산부(162, 164)를 형성한다. 실리콘 다이오드 주입부 내에 낮은 값의 직렬 저항을 형성하여 게이트 구조가 과도핑되는 것을 방지하도록 공핍된 다결정 실리콘 다이오드를 규정하는 경우에 게이트 구조(132) 위로 차단 마스크를 형성할 수 있다.
도 6은 도 4의 변형인 대체 실시예의 단면도를 도시하고 있다. 이 대체 실시예(170)에서는, 다중층(132)의 가장자리에 추가로 가장자리 주입부(172, 174)를 제공한다. 가장자리 주입부를 형성하는 것은 "Method and Structure to Reduce Latchup Using Edge Implants"라는 명칭으로 1997년 5월 7일에 출원된 에프. 디. 베이커(F.D. Baker)의 미국 특허 출원 제 08/852,466 호에 개시되어 있으며, 이 특허 출원은 본 발명에서 참조로서 인용된다. 가장자리 주입부(172)는 p형이고 가장자리 주입부(174)는 n형이다. 본 발명에서 참조로서 인용되는 "Low K Factor Hybrid Resist"라는 명칭으로 1996년 9월 16일에 출원된 에스. 홀메스(S. Holmes) 등의 미국 특허 출원 제 08/715,288 호에 개시되어 있는 바와 같은 하이브리드 포토레지스트 방법을 사용하여 스페이서의 가장자리에 위치하는 실리콘 내의 구조 내에 보다 높게 도핑된 이들 가장자리 주입부를 규정할 수 있다. 하이브리드 포토레지스트 방법을 사용함으로써 농축된 도펀트 가장자리 주입부를 증가시켜 차단 마스크 없이도 다이오드 직렬 저항을 감소시킨다. 마지막으로, 도 7은 도 6의 SOI 실시예의 대체 실시예인 제 3 대체 실시예(176)의 단면도를 도시하고 있다.
도 8a 내지 도 8d는 도 2 및 도 4의 바람직한 실시예의 다이오드를 형성하는 단계를 나타낸다. 먼저, 도 8a에서, 반도체(바람직하게는 실리콘) 기판(120)의 표면 혹은, SOI에 대해서는 실리콘층(154)의 표면에 n 혹은 p 웰을 형성한다. 이어서, 얕은 트렌치(126)를 형성한다. 다음으로, 도 8b에서, 표면(180) 상에 게이트 산화물(130)을 성장시킨다. 게이트 산화물 상에 도핑되지 않은 다결정 실리콘 게이트(182)를 형성하고 게이트(182)의 측벽을 따라 측벽 스페이서(140)를 형성한다.대부분의 실시예가 기본적으로 이와 동일하게 공정을 시작한다.
다음으로, 도 8c에서, 표면(180)을 마스킹하고, p형 도펀트를 노출된 영역으로 주입하여 p형 확산부(142)를 형성하고 영역(134) 내의 도핑되지 않은 다결정 실리콘 게이트(182)를 도핑하고, 영역(182')은 도핑되지 않은 채로 남겨 둔다. 이전에 노출된 영역(134, 142)을 덮도록 표면(180)을 마스킹(186)하고 마스킹되지 않은 영역에 화살표(188)로 표시된 n형 도펀트를 주입하여 n형 확산부(144)를 형성하고, 영역(136) 내의 도핑되지 않은 다결정 실리콘 게이트(182)를 도핑함으로써 도 8d에서 바람직한 실시예의 낮게 도핑된 다결정 실리콘 게이트 구조의 실리콘 다이오드를 완성한다.
도 9a 내지 도 9d는 도 8b의 구조 상에 도 5의 바람직한 실시예의 다이오드를 형성하는 단계를 나타내고 있다. 다시 이 실시예에서는, 도 9a에서, 먼저 표면(180)을 마스킹(190)하고 노출된 영역에 p형 도펀트를 주입하여 게이트 영역(134)과 p형 확산부(192)를 형성한다. 이어서, 도 9b에서, p 도핑된 다결정 실리콘 게이트 영역(134) 위로 제 2 마스크(190')를 확장시킨다. 다음으로, 남아 있는 노출된 영역에 두 번째로 높은 농도의 p형 도펀트를 주입하여 영역(162)을 형성한다. 도 9c에서, p형 영역을 마스킹(194)하고 노출된 영역에 화살표(198)로 표시된 바와 같이 n형 도펀트를 주입하여 다중 게이트 영역(136) 및 n형 확산부(196)를 형성한다. 마지막으로, 도 9d에서, n 도핑된 다결정 실리콘 게이트 영역(136) 위로 확장되는 제 2 마스크(194')를 형성하고, 이어서, 두 번째로 높은 농도의 n형 도펀트를 사용하여 영역(144)을 형성한다.
도 10a 내지 도 10d는 역 도핑을 사용하여 도 8b의 구조 상에 도 6의 바람직한 실시예의 다이오드를 형성하는 또다른 단계들을 나타내고 있다. 이 실시예에서, 도 10a에서, 도핑되지 않은 다결정 실리콘 게이트(182) 전체가 노출되어 p형 확산부(192)와 일치하는 p형 도펀트로 도핑된다. 이어서, 도 10b에서 마스크(200)를 확장시키고, 노출된 영역에 화살표(202)로 표시된 두번째로 높은 농도의 p형 도펀트를 주입하여 영역(162)을 형성하고 추가로 p 도핑된 다결정 실리콘 게이트 영역(134)을 도핑시킨다. 마스크(200')를 제거한 후, 도 10c에서, p형 확산부(142, 162) 위로 마스크(204)를 형성한다. 화살표(206)로 표시된 n형 주입은 n형 확산 영역(196)을 형성하고, 다결정 실리콘 게이트 영역(134, 136)을 충분히 역 도핑하여 n형 다결정 실리콘 게이트 영역(136)을 약한 p형 영역으로부터 n형 영역으로 변환시키고 높게 도핑된 p형 다결정 실리콘 게이트 영역(134) 내의 캐리어 수를 감소시킨다. 마지막으로, 도 10d에서, 마스크(204)를 확장시켜 도핑된 다결정 실리콘 게이트 영역(134, 136)을 덮는다. 화살표(208)로 표시된 보다 높은 도펀트 농도로 노출된 영역을 도핑하여 영역(164)을 형성한 후, 확장된 마스크(204')를 제거한다.
도 11a 내지 도 11d는 하이브리드 레지스트를 사용하여 도 8a의 구조 상에 도 7의 바람직한 실시예의 다이오드를 형성하는 단계를 나타낸다. 이 실시예에서, 도 11a에서, 표면(180) 상에 게이트 유전층(210), 바람직하게는 SiO2를 형성한다. 이어서, 도 11b에서, 도핑되지 않은 다결정 실리콘층(212)을 게이트 유전층(210)상에 형성한다. 하이브리드 레지스트를 사용하여 다결정 실리콘층(212) 상에 마스크 패턴(214)을 형성한다. 하이브리드 레지스트 마스크 패턴은 매우 좁은 개구를 형성하고, 이를 통해 화살표(218)로 표시된 고농도의 n형 혹은 p형 도펀트가 실리콘층(122) 내부로 주입되어, 도 11c에 도시된 매우 국소화된 주입부(172, 174)를 형성한다. 다음으로, 하이브리드 레지스트 마스크 패턴(214)을 제거하고, 도 11d에서, 표면(180) 상에 게이트 산화물(130)을 성장시킨다. 도 8b에서와 같이, 게이트 산화물 상에 도핑되지 않은 다결정 실리콘 게이트(182)를 형성하고, 게이트(182)의 측벽을 따라 측벽 스페이서(140)를 형성한다. 마지막으로, 이 실시예에 있어서, 도 9a 내지 도 9d에 대해 앞서 기술한 단계와 도 10a 내지 도 10d에 대해 기술한 역 도핑 단계를 통해 구조물을 완성함으로써 도 11e의 구조물을 생성한다.
도 12a 내지 도 12c는 ESD 네트워크를 개략적으로 도시하고 있다. 도 12a 및 도 12b에서, 구성 요소(230)는 본 발명의 바람직한 실시예인 낮게 도핑된 다결정 실리콘 게이트 구조의 실리콘 다이오드에 대한 전기적 기호이다. 실리사이드를 적용하면 결과적으로 생성된 다이오드의 특성을 변화시켜 실리사이드화된 게이트를 갖는 다이오드를 이용하여 형성된 도 12a 및 도 12b의 ESD 네트워크와 실리사이드화된 게이트를 갖지 않은 다이오드로부터 형성된 도 12c의 네트워크를 갖게 된다는 것을 명심해야 한다.
그에 따라, 도 12a에서, 두 개의 직렬 연결된 다이오드(230) 각각은 게이트와 애노드가 연결되고, 칩 전력 공급선(232, 234), 즉 Vdd및 Vss간에 직렬로 연결된다. 입력/출력 패드(236)는 두 개의 다이오드(230) 사이에 연결된다. 도 12b에서, 두 개의 직렬 연결된 다이오드(230) 각각은 게이트와 캐소드가 연결되어 있다.
도 12c에서, 각각의 바람직한 실시예의 구조(240)는 다이오드(242, 244) 쌍을 형성한다. 각각의 다이오드 쌍은 다결정 실리콘 게이트 영역(134, 136)을 포함하는 다결정 실리콘 다이오드(242)와 게이트 아래의 구조물인 실리콘 몸체 혹은 실리콘층 다이오드(244)를 포함한다. 이 바람직한 실시예에서, 두 개의 직렬 연결된 다이오드(240) 각각은 게이트와 캐소드가 연결되어 있다.
본 발명이 바람직한 실시예와 관련지어 기술되었지만, 당업자라면 본 발명이 첨부된 특허 첨구 범위의 사상 및 범주에 속하는 변경을 통해 실시될 수 있음을 인식할 것이다.
본 발명은 반도체층 혹은 몸체 상의 적어도 하나의 유전 박막층 상에 낮게 도핑된 다결정 실리콘 게이트 구조를 포함하는 내 고전압성 다이오드를 구현함으로써, 집적 회로 칩의 유전 전계 스트레스 결함을 줄이고 MOSFET 회로와 SOI 칩의 ESD 보호를 개선시킬 수 있다.

Claims (24)

  1. 제 1 도전형의 제 1 도전 영역과 제 2 도전형의 제 2 도전 영역을 포함하는 반도체층과,
    상기 반도체층 상에 위치하는 유전층과,
    상기 제 1 도전 영역과 상기 제 2 도전 영역 사이의 상기 유전층 상에 위치하는 도전층 ― 상기 도전층은 상기 제 1 도전형의 제 1 영역과 상기 제 2 도전형의 제 2 영역을 구비하되 상기 제 1 영역이 상기 제 2 영역에 전기적으로 단락되어 있으며, 상기 제 1 영역은 상기 제 1 도전 영역에 인접하고 상기 제 2 영역은 상기 제 2 도전 영역에 인접함 ― 을 포함하며,
    상기 제 1 및 제 2 도전 영역과 상기 도전층 중의 적어도 하나는, 상기 반도체층과 상기 유전층에 인접하는 도전층의 각각의 공핍 영역의 두께가 전기적 스트레스의 증가에 따라 증가하도록 저농도 도핑되거나 역 도핑되는
    반도체 칩.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 도전층의 측벽 상에 유전체 스페이서를 더 포함하는
    반도체 칩.
  4. 제 3 항에 있어서,
    상기 제 1 도전 영역과 상기 제 2 도전 영역 각각이 한쪽 면을 따라 트렌치를 구비하는
    반도체 칩.
  5. 제 4 항에 있어서,
    상기 반도체층이 실리콘층이고 상기 도전층이 다결정 실리콘인
    반도체 칩.
  6. 제 5 항에 있어서,
    상기 실리콘층이 실리콘 웨이퍼인
    반도체 칩.
  7. 제 6 항에 있어서,
    상기 제 1 도전 영역과 상기 제 2 도전 영역 각각이 적어도 두 개의 도핑 영역을 포함하고, 상기 적어도 두 개의 도핑 영역 중의 제 1 도핑 영역은 상기 적어도 두 개의 도핑 영역 중의 제 2 도핑 영역보다 낮은 도펀트 농도로 도핑되는
    반도체 칩.
  8. 제 7 항에 있어서,
    상기 제 1 도핑 영역이 상기 제 2 도핑 영역과 상기 다결정 실리콘층 사이에 위치하는
    반도체 칩.
  9. 제 7 항에 있어서,
    적어도 두 개의 도핑 영역은 세 개의 도핑 영역이고, 상기 제 1 도핑 영역은 상기 세 개의 도핑 영역 중의 다른 두 개의 도핑 영역 모두보다 낮은 도펀트 농도로 도핑되는
    반도체 칩.
  10. 제 9 항에 있어서,
    상기 제 1 도핑 영역이 다른 두 개의 도핑 영역 사이에 위치하는
    반도체 칩.
  11. 제 5 항에 있어서,
    상기 실리콘층이 절연층 상에 위치하는
    반도체 칩.
  12. 제 11 항에 있어서,
    상기 제 1 도전 영역과 상기 제 2 도전 영역 각각이 적어도 두 개의 도핑 영역을 포함하고, 상기 적어도 두 개의 도핑 영역 중의 제 1 도핑 영역은 상기 적어도 두 개의 도핑 영역 중의 제 2 도핑 영역보다 낮은 도펀트 농도로 도핑되는
    반도체 칩.
  13. 제 12 항에 있어서,
    상기 제 1 도핑 영역이 상기 제 2 도핑 영역과 상기 다결정 실리콘층 사이에 위치하는
    반도체 칩.
  14. 제 12 항에 있어서,
    적어도 두 개의 도핑 영역이 세 개의 도핑 영역이고, 상기 제 1 도핑 영역이 상기 세 개의 도핑 영역 중의 다른 두 개의 도핑 영역 모두보다 낮은 도펀트 농도로 도핑되는
    반도체 칩.
  15. 제 14 항에 있어서,
    상기 제 1 도핑 영역이 상기 다른 두 개의 도핑 영역 사이에 위치하는
    반도체 칩.
  16. 반도체 다이오드를 제조하는 방법에 있어서,
    ① 반도체 기판의 표면에 트렌치 격리부를 형성하는 단계와,
    ② 상기 표면 상에 게이트 유전층을 형성하는 단계와,
    ③ 상기 트렌치 격리부의 쌍 사이에 위치하는 상기 유전층 상에 게이트를 형성하는 단계와,
    ④ 상기 게이트의 제 1 부분 내로 제 1 형의 도펀트를 주입하고 그리고 상기 트렌치 격리부 쌍 중의 하나와 상기 제 1 부분 사이에 위치하는 상기 표면 내로 제 1 형의 도펀트를 주입하는 단계와,
    ⑤ 상기 게이트의 제 2 부분 내로 제 2 형의 도펀트를 주입하고 그리고 상기 트렌치 격리부 쌍 중의 다른 하나와 상기 제 2 부분 사이에 위치하는 상기 표면 내로 제 2 형의 도펀트를 주입하는 단계를 포함하며,
    상기 주입 단계 ④ 및 ⑤는, 상기 게이트의 상기 제 1 부분과 제 2 부분 중의 적어도 하나의 도펀트 농도가 상기 하나의 트렌치 격리부와 상기 제 1 부분 간의 표면과 상기 다른 트렌치 격리부와 상기 제 2 부분 간의 표면 중의 적어도 하나의 도펀트 농도보다 낮도록 수행되며, 상기 도펀트 농도들은 상기 다이오드의 전기적 스트레스 저항이 증가하는 양 만큼 상기 게이트 유전층의 유효 두께를 증가시키는 공핍층을 형성하도록 선택되는
    반도체 다이오드 제조 방법.
  17. 제 16 항에 있어서,
    상기 반도체가 실리콘이고, 상기 게이트가 다결정 실리콘이며,
    ⑥ 상기 게이트층 상에 실리사이드를 형성하는 단계를 더 포함하는
    반도체 다이오드 제조 방법.
  18. 제 16 항에 있어서,
    상기 반도체가 실리콘이고, 상기 게이트가 다결정 실리콘이며, 상기 제 1 형의 도펀트를 주입하는 단계 ④가,
    상기 게이트의 제 1 부분과 상기 표면에 제 1 도펀트 농도로 주입하는 단계와,
    상기 하나의 트렌치 격리부와 상기 제 1 부분 사이에 위치하는 상기 표면의 일부분에 제 2 도펀트 농도로 주입하는 단계를 더 포함하는
    반도체 다이오드 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 2 형의 도펀트를 주입하는 단계 ⑤가,
    상기 게이트의 제 2 부분과 상기 표면에 제 1 도펀트 농도로 주입하는 단계와,
    상기 다른 하나의 트렌치 격리부와 상기 제 2 부분 사이에 위치하는 상기 표면의 일부분에 제 2 도펀트 농도로 주입하는 단계를 더 포함하는
    반도체 다이오드 제조 방법.
  20. 반도체 다이오드 제조 방법에 있어서,
    ① 반도체 기판 내에 두개의 격리부 영역을 형성하는 단계와,
    ② 상기 두개의 격리부 영역들 사이의 상기 기판 상에 게이트 유전층을 형성하는 단계와,
    ③ 상기 게이트 유전층 상에 게이트층을 형성하는 단계―상기 게이트층은 제 1 도전형의 제 1 영역과 제 2 도전형의 제 2 영역을 포함함―와,
    ④ 상기 게이트층의 어느 한 측면 상의 상기 기판 내에 제 1 및 제 2 도전 영역을 형성하는 단계와,
    ⑤ 상기 기판과 상기 게이트 유전층에 인접하는 상기 게이트층 중의 적어도 하나의 공핍 영역의 유효 두께가 전기적 스트레스의 증가에 따라 증가하도록 상기 제 1 및 제 2 도전 영역 중의 적어도 하나를 저 농도 도핑하거나 역 도핑하는 단계를 포함하는
    반도체 다이오드 제조 방법.
  21. 반도체 다이오드 제조 방법에 있어서,
    ① 반도체 기판 내에 두개의 격리부 영역을 형성하는 단계와,
    ② 상기 두개의 격리부 영역들 사이의 상기 기판 상에 게이트 유전층을 형성하는 단계와,
    ③ 상기 게이트 유전층 상에, 제 1 도전형의 제 1 영역과 제 2 도전형의 제 2 영역을 포함하는 게이트층을 형성하는 단계―상기 게이트층 형성 단계 ③은 상기 제 1 및 제 2 영역을 제 1 농도의 도펀트로 주입하는 단계를 포함함―와,
    ④ 상기 격리부 영역들 중의 하나와 상기 게이트층 사이의 상기 기판 내에 제 1 확산 영역을 형성하는 단계와,
    ⑤ 상기 격리부 영역들 중의 다른 하나와 상기 게이트층 사이의 상기 기판 내에 제 2 확산 영역을 형성하는 단계―상기 제 1 확산 영역과 상기 제 2 확산 영역은 상기 제 1 농도보다 높은 제 2 도펀트 농도를 가짐―를 포함하며,
    상기 방법은 또한
    상기 제 1 농도와 제 2 농도 간의 차이가 상기 다이오드의 전기적 스트레스 저항을 개선시키는 양 만큼 상기 게이트 유전층의 유효 두께를 증가시키는 공핍층을 형성하도록 상기 제 1 및 제 2 도펀트 농도를 선택하는 단계를 더 포함하는
    반도체 다이오드 제조 방법.
  22. 제 21 항에 있어서,
    상기 선택 단계는 상기 제 2 도펀트 농도보다 낮은 오더(order)의 크기를 갖는 제 1 도펀트 농도를 선택하는 단계를 포함하는 반도체 다이오드 제조 방법.
  23. 제 16 항, 제 18 항, 또는 제 19 항에 있어서,
    상기 게이트의 제 1 부분과 상기 게이트의 제 2 부분을 전기 접속시키는 단계를 더 포함하는 반도체 다이오드 제조 방법.
  24. 제 1 항에 있어서,
    상기 제 1 및 제 2 도전 영역과 상기 도전층 중의 적어도 하나의 도펀트 농도는 1×1014/cm2내지 1×1015/cm2의 범위 내에 있는 반도체 칩.
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