CN106992171A - 一种esd版图结构及静电保护电路 - Google Patents
一种esd版图结构及静电保护电路 Download PDFInfo
- Publication number
- CN106992171A CN106992171A CN201610042080.6A CN201610042080A CN106992171A CN 106992171 A CN106992171 A CN 106992171A CN 201610042080 A CN201610042080 A CN 201610042080A CN 106992171 A CN106992171 A CN 106992171A
- Authority
- CN
- China
- Prior art keywords
- source electrode
- esd
- grid
- grid structure
- domain structures
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001681 protective effect Effects 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 239000007769 metal material Substances 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 230000008901 benefit Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 7
- 230000003068 static effect Effects 0.000 description 6
- 230000005611 electricity Effects 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009434 installation Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000010422 painting Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013499 data model Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供了一种ESD版图结构及静电保护电路。所述ESD版图结构，包括：半导体衬底；若干栅极结构，位于所述半导体衬底上，所述栅极结构的第一端具有第一类型掺杂，所述栅极结构的第二端具有第二类型掺杂，若干源极和若干漏极，位于所述栅极结构两侧的所述半导体衬底中，具有第一类型掺杂；其中，所述半导体衬底、所述源极和所述栅极结构的第二端均连接至接地端，所述漏极连接至输入端。本发明的优点是：在静电防护方面具有广泛的应用；可以降低触发电压；不增加制造成本。
Description
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种ESD版图结构及静电保护电路。
背景技术
随着集成电路制造工艺水平进入集成电路线宽的深亚微米时代，CMOS工艺特征尺寸不断缩小，晶体管对于高电压和大电流的承受能力不断降低，深亚微米CMOS集成电路更容易遭受到静电冲击而失效，从而造成产品的可靠性下降。
静电在芯片的制造、封装、测试和使用过程中无处不在，积累的静电荷以几安培或几十安培的电流在纳秒到微秒的时间里释放，瞬间功率高达几百千瓦，放电能量可达毫焦耳，对芯片的摧毁强度极大。所以芯片设计中静电保护模块的设计直接关系到芯片的功能稳定性，极为重要。
ESD是指静电放电(Electrostatic Discharge，简称ESD)，因ESD产生的原因及其对集成电路放电的方式不同，静电放电是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。例如，对于发生在人体上的静电放电现象(HBM)，通常发生在几百个纳秒内，最大的电流峰值可能达到几个安培；而其他一些模式(MM，CDM)静电放电发生的时间更短，电流也更大。如此大的电流在短时间内通过集成电路，产生的功耗会严重超过其所能承受的最大值，从而对集成电路产生严重的物理损伤并最终失效。
为了解决该问题，在实际应用中主要从环境和电路本身两方面来解决。环境方面，主要是减少静电的产生和及时消除静电，例如应用不易产生静电的材料、增加环境湿度、操作人员和设备接地等；而电路方面，主要是增加集成电路本身的静电放电耐受能力，例如增加额外的静电保护器件或者电路来保护集成电路内部电路不被静电放电损害。
因此，需要对目前的所述ESD器件结构作进一步的改变，以解决上述多种问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在的至少一个问题，提供了一种静电保护电路，包括输入端、接地端和GGNMOS，其特征在于，GGNMOS的衬底以及源极均连接至所述接地端，GGNMOS的漏极连接至所述输入端；
所述保护电路还进一步包括二极管，所述二极管的负极连接至GGNMOS的栅极，所述二极管的正极连接至所述接地端。
可选地，所述输入端包括焊盘，所述焊盘与保护电路相连接。
可选地，所述焊盘选用金属材料。
本发明还提供了一种ESD版图结构，包括：
半导体衬底；
若干栅极结构，位于所述半导体衬底上，所述栅极结构的第一端具有第一类型掺杂，所述栅极结构的第二端具有第二类型掺杂，
若干源极和若干漏极，位于所述栅极结构两侧的所述半导体衬底中，具有第一类型掺杂；
其中，所述栅极结构的第二端、所述半导体衬底和所述源极均连接至接地端，所述漏极连接至输入端。
可选地，所述栅极结构的第二端与所述源极的掺杂区域至少部分重叠。
可选地，在所述栅极结构的第二端与所述源极的掺杂区域的重叠部分设置有接触孔，以将所述源极和所述栅极结构的第二端连接至所述接地端。
可选地，所述源极和所述漏极呈叉指形结构，所述源极和所述漏极的叉指相互隔离交叉设置，所述栅极结构位于所述源极和所述漏极的叉指之间。
可选地，所述源极和所述漏极的叉指上还设置有接触孔阵列。
可选地，所述ESD版图结构还包括焊盘，所述焊盘与保护电路相连接。
可选地，所述焊盘选用金属材料。
本发明为了解决现有技术中存在的问题，提供了一种ESD版图结构，栅极接地NMOS管(gate-grounded NMOS，GGNMOS)的触发电压高，本发明通过改变版图画法就可以通过栅极驱动NMOS(Gate DrivenNMOS，GDNMOS)实现栅极电阻NMOS(Gate Resistance，GRNMOS)的低触发电压，而且不增加芯片的占用面积。特别是可以在客户芯片(chip)上的版图修改，省时省面积，同样道理对于PMOS也适用。所述ESD结构提升MOS ESD保护能力的方法，在不增加成本的前提下，实现降低触发电压的作用。
本发明的优点是：在静电防护方面具有广泛的应用；可以降低触发电压；不增加制造成本。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1b为现有技术中所述ESD结构的版图结构及电路结构示意图；
图2a为本发明中所述ESD结构的版图结构；
图2b为本发明中所述ESD结构的电路结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种ESD版图结构，下面结合附图对本发明所述方法作进一步的说明，其中，图2a为本发明中所述ESD结构的版图结构；图2b为本发明中所述ESD结构的电路结构示意图。
在现有的ESD保护器件中GGNMOS的结构如图1a所示，包括栅极103、源极、漏极101、接触孔102，但是其触发电压高、性能较低，作为改进，GRNMOS结构是比较常见的保护方案，如图1b所示，其包括栅极103、源极、漏极101、接触孔102以及与栅极相连的电阻104，其触发电压比GRNMOS触发电压低，但是其与GGNMOS相比需要增加而外电阻，因此占用的芯片面积需要增大，增加面积成本。
因此本发明提供了一种ESD版图结构，包括：
半导体衬底；
若干栅极结构203，位于所述半导体衬底上，所述栅极结构的第一端具有第一类型掺杂，第二端具有第二类型掺杂，
若干源极205和若干漏极201，位于所述栅极结构两侧的所述半导体衬底中，具有第一类型掺杂；
其中，所述半导体衬底、所述源极连接至接地端，所述漏极连接至输入端，所述栅极的第二端连接至接地端。
具体地，其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以被定义有源区。
可选地，其中所述半导体衬底进行N+掺杂。
其中，在本申请中所述栅极具有两种掺杂，如图2a所述，所述栅极的第一端203具有第一类型掺杂，第二端204具有第二类型掺杂，其中，所述第一端掺杂类型和半导体衬底的掺杂类型以及所述源漏的掺杂类型相同。
具体地，例如，如果形成NMOS类型的ESD，则所述半导体衬底的掺杂类型以及所述源漏的掺杂类型为N型掺杂，所述栅极的第一端203具有N型掺杂，第二端204具有P型掺杂。当然还可以形成PMOS类型的ESD，此时所述半导体衬底的掺杂类型以及所述源漏的掺杂类型为P型掺杂，所述栅极的第一端203具有P型掺杂，第二端204具有N型掺杂。
通过所述设置在不改变原有版图的情况下对所述栅极的第二端进行第二种类型的离子注入，例如形成注入掩膜仅对所述第二端进行第二种类型的离子注入，以在所述栅极结构中形成一个PN结，即形成一个二极管，使所述ESD结构的触发电压低，而且所述不增加版图面积，不增加成本。
其中，所述栅极选用的材料以及形成方法并不局限于某一种，在此不再赘述。
其中，所述栅极的第二端与所述源极的掺杂区域至少部分重叠，即所述栅极的第二端部分或者全部位于所述源极的掺杂区域上方。
进一步，在所述栅极的第二端204与所述源极的掺杂区域的重叠区域设置有接触孔，以将同时所述源极电连接所述栅极的第二端并连接至接地端，如图2a所示。
可选地，在本发明中所述栅极、源极和漏极的数目至少为两个，以形成多指形ESD结构，
进一步，所述源极和所述漏极呈叉指形结构，所述源极和所述漏极的叉指相互隔离交叉设置，所述栅极结构位于所述源极和所述漏极的相互交叉的叉指之间，如图2a所示。
其中，所述源极的叉指通过一横向连接元件连接为一体，其中所述叉指垂直所述横向连接元件的延伸方向，同样，所述漏极的叉指通过一横向连接元件连接为一体，其中所述叉指垂直所述横向连接元件的延伸方向。
进一步，所述源极和所述漏极的叉指上还设置有接触孔阵列，以用于形成电连接。
进一步，所述ESD版图结构还包括焊盘，所述焊盘与保护电路相连接，所述焊盘选用金属材料。
其中，焊盘(PAD)其实代表的是内部电路同外部连接的点，在所述连接点上经常会有大的ESD电荷，例如会有人的手接触到(人手经常会带有电电荷)，所述电荷会或外部的脉冲会通过焊盘(PAD)传至内部电路，或者传至ESD器件。
针对GGNMOS的触发电压高，而GRNMOS虽然触发电压低但芯片占用面积大的缺陷，本发明仅通过改变版图画法就可以通过GDNMOS实现GRNMOS的低触发电压。能够把触发电压降低到保持电流(holding)附近，具有更好的ESD保护能力，而且不增加芯片占用面积。从而通过仅占用与GGNMOS相同的面积就能实现GRNMOS的低触发电压的功能。特别是只需在客户芯片(chip)上进行版图修改，省时省面积，同样道理对于PMOS也适用。所述ESD结构提升MOS ESD保护能力的方法，能在不增加成本的前提下，实现降低触发电压的作用。
本发明的优点是：在静电防护方面具有广泛的应用；可以降低触发电压；不增加制造成本。
实施例二
本发明还提供了一种静电保护电路，如图2b所示，包括输入端、接地端和位于半导体衬底上的GGNMOS，所述GGNMOS的衬底以及源极均连接至所述接地端，所述GGNMOS的漏极连接至所述输入端；
所述保护电路还进一步包括二极管，所述二极管的负极连接至所述GGNMOS的栅极，所述二极管的正极连接至所述接地端。
可选地，所述输入端包括焊盘，所述焊盘与保护电路相连接。
可选地，所述焊盘选用金属材料。
本发明的优点是：在静电防护方面具有广泛的应用；可以降低触发电压；不增加制造成本。
实施例三
本发明还提供了一种半导体器件，包括实施例一所述的版图结构。本发明还提供了一种电子装置，包括上述的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (10)
1.一种静电保护电路，包括输入端、接地端和GGNMOS，其特征在于，GGNMOS的衬底以及源极均连接至所述接地端，GGNMOS的漏极连接至所述输入端；
所述保护电路还进一步包括二极管，所述二极管的负极连接至GGNMOS的栅极，所述二极管的正极连接至所述接地端。
2.根据权利要求1所述的静电保护电路，其特征在于，所述输入端包括焊盘，所述焊盘与保护电路相连接。
3.根据权利要求2所述的静电保护电路，其特征在于，所述焊盘选用金属材料。
4.一种ESD版图结构，包括：
半导体衬底；
若干栅极结构，位于所述半导体衬底上，所述栅极结构的第一端具有第一类型掺杂，所述栅极结构的第二端具有第二类型掺杂，
若干源极和若干漏极，位于所述栅极结构两侧的所述半导体衬底中，具有第一类型掺杂；
其中，所述栅极结构的第二端、所述半导体衬底和所述源极均连接至接地端，所述漏极连接至输入端。
5.根据权利要求4所述的ESD版图结构，其特征在于，所述栅极结构的第二端与所述源极的掺杂区域至少部分重叠。
6.根据权利要求5所述的ESD版图结构，其特征在于，在所述栅极结构的第二端与所述源极的掺杂区域的重叠部分设置有接触孔，以将所述源极和所述栅极结构的第二端连接至所述接地端。
7.根据权利要求4所述的ESD版图结构，其特征在于，所述源极和所述漏极呈叉指形结构，所述源极和所述漏极的叉指相互隔离交叉设置，所述栅极结构位于所述源极和所述漏极的叉指之间。
8.根据权利要求7所述的ESD版图结构，其特征在于，所述源极和所述漏极的叉指上还设置有接触孔阵列。
9.根据权利要求4所述的ESD版图结构，其特征在于，所述ESD版图结构还包括焊盘，所述焊盘与保护电路相连接。
10.根据权利要求9所述的ESD版图结构，其特征在于，所述焊盘选用金属材料。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610042080.6A CN106992171A (zh) | 2016-01-21 | 2016-01-21 | 一种esd版图结构及静电保护电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610042080.6A CN106992171A (zh) | 2016-01-21 | 2016-01-21 | 一种esd版图结构及静电保护电路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106992171A true CN106992171A (zh) | 2017-07-28 |
Family
ID=59414028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610042080.6A Pending CN106992171A (zh) | 2016-01-21 | 2016-01-21 | 一种esd版图结构及静电保护电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106992171A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015993A (en) * | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| JP2002246555A (ja) * | 2001-02-19 | 2002-08-30 | Seiko Instruments Inc | デバイス帯電モデルｅｓｄ破壊保護回路付冗長論理回路 |
| CN102412248A (zh) * | 2010-12-09 | 2012-04-11 | 江苏东光微电子股份有限公司 | Esd保护的功率mosfet或igbt及制备方法 |
| US20150357322A1 (en) * | 2006-08-24 | 2015-12-10 | Infineon Technologies Ag | Diode Biased ESD Protection Devices and Methods |
-
2016
- 2016-01-21 CN CN201610042080.6A patent/CN106992171A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6015993A (en) * | 1998-08-31 | 2000-01-18 | International Business Machines Corporation | Semiconductor diode with depleted polysilicon gate structure and method |
| JP2002246555A (ja) * | 2001-02-19 | 2002-08-30 | Seiko Instruments Inc | デバイス帯電モデルｅｓｄ破壊保護回路付冗長論理回路 |
| US20150357322A1 (en) * | 2006-08-24 | 2015-12-10 | Infineon Technologies Ag | Diode Biased ESD Protection Devices and Methods |
| CN102412248A (zh) * | 2010-12-09 | 2012-04-11 | 江苏东光微电子股份有限公司 | Esd保护的功率mosfet或igbt及制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1226788C (zh) | 静电放电防护装置及集成电路 | |
| US9209265B2 (en) | ESD devices comprising semiconductor fins | |
| TWI381526B (zh) | Two - way PNPN silicon - controlled rectifier | |
| US8044466B2 (en) | ESD protection device in high voltage and manufacturing method for the same | |
| US20140133056A1 (en) | Structures and techniques for using mesh-structure diodes for electro-static discharge (esd) protection | |
| US9153679B2 (en) | Silicon-controlled rectification device with high efficiency | |
| US20120153437A1 (en) | Esd protection structure for 3d ic | |
| CN106328644B (zh) | 一种半导体器件和电子装置 | |
| CN103219363B (zh) | Esd保护电路 | |
| CN105990331B (zh) | 一种静电放电保护结构和电子装置 | |
| US8703547B2 (en) | Thyristor comprising a special doped region characterized by an LDD region and a halo implant | |
| CN104716132B (zh) | 一种低触发电压和高维持电压的硅控整流器及其电路 | |
| US20110133247A1 (en) | Zener-Triggered SCR-Based Electrostatic Discharge Protection Devices For CDM And HBM Stress Conditions | |
| US8598625B2 (en) | ESD protection device with tunable design windows | |
| US20140054696A1 (en) | Novel latch-up immunity nldmos | |
| CN102376761A (zh) | Ldmos esd结构 | |
| US7465994B2 (en) | Layout structure for ESD protection circuits | |
| CN1153290C (zh) | 具有电流均匀分布特性的静电放电防护布置方法 | |
| CN104733443A (zh) | 用于静电防护的半导体结构 | |
| CN104143549B (zh) | 一种静电释放保护电路版图及集成电路 | |
| TWI482259B (zh) | 具有元件充電模式靜電放電防護之積體電路 | |
| TW201334183A (zh) | 半導體元件 | |
| CN108493186A (zh) | 一种pmos触发并箝拉内部电压的scr型esd防护器件 | |
| CN106992171A (zh) | 一种esd版图结构及静电保护电路 | |
| TWI538160B (zh) | 靜電放電保護裝置及其應用 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| CB02 | Change of applicant information |
Address after: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant after: Wuxi Huarun Shanghua Technology Co., Ltd. Address before: 214028 Xinzhou Road, Wuxi national hi tech Industrial Development Zone, Jiangsu, China, No. 8 Applicant before: Wuxi CSMC Semiconductor Co., Ltd. |
|
| CB02 | Change of applicant information | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170728 |
|
| RJ01 | Rejection of invention patent application after publication |