CN107123640B - 半导体器件、电路组件及集成电路 - Google Patents

Abstract

本发明涉及半导体器件、电路组件及集成电路。本发明提供了一种半导体器件，其包括：半导体衬底；位于半导体衬底中的第一导电类型的第一掺杂区和第二掺杂区以及第二导电类型的第三掺杂区和第四掺杂区，其中第三掺杂区毗邻第一掺杂区并且位于第一掺杂区下方，第四掺杂区毗邻第二掺杂区并且位于第二掺杂区下方；隔离结构，其配置成将第一掺杂区和第三掺杂区与第二掺杂区和第四掺杂区隔离；以及第二导电类型的阱，其半导体衬底中布置在第二掺杂区和第四掺杂区下方并且毗邻第二掺杂区和第四掺杂区。

Description

半导体器件、电路组件及集成电路

技术领域

本发明涉及半导体器件技术领域，尤其涉及一种适用于高速数据信号接口的过电压保护或静电保护的半导体器件、包含所述半导体器件的电路组件及集成电路。

背景技术

过电压放电和静电放电是一种普遍存在的自然现象。比如雷雨天气造成的感应雷击会打坏户外工作的电子通讯基站或监控设施，人体穿着纤维衣服容易由于摩擦造成静电，静电会在人体接触电子产品时打坏其内部电路。过压和静电放电都是短时间内产生脉冲大电流，例如对于发生在人体上的静电放电现象(Human Body Mode)，通常在几百个纳秒内，最大电流峰值可能达几个安培；而其他一些模式的静电放电(机器放电模式MachineMode，充电放电模式Charged Device Mode)发生时间更短，电流也更大。如此大电流在短时间内通过集成电路，会对集成电路造成严重的损伤导致其失效。为了解决该问题，在实际应用中，主要从环境和电路保护两个方面来解决。环境方面主要是要减少静电的产生和及时消除静电，例如应用不容易产生静电的物料，保持合理的环境湿度，操作人员和设备良好接地等；电路保护方面要设计良好的过压或者静电保护器件或者电路来保护内部核心功能电路。

在CMOS工艺中，过压或者静电保护的器件有二极管、晶闸管(也叫可控硅整流器Silicon Controlled Rectifier)、栅接地的NMOS晶体管(Gate Ground NMOS)、栅接电源PMOS晶体管(Gate Vdd PMOS)以及双极晶体管等器件。过压或者静电保护器件的设计需要注意几个重要参数：1、开启电压(Vbd)或者触发电压(Vt1或V_trigger)要小于内部核心电路的栅氧击穿电压并留有一定的安全空间；2、维持电压(Vsp或者V_holding)要高于内部核心电路的工作电压以防止发生阀锁效应(latch up)，同时也要留有一定的安全空间；3、保护器件在内部核心电路正常工作状态下，它是处于不开启的状态，其漏电(I_leakage)要尽可能小，保持小功耗；4、保护器件在过压或者静电脉冲来临时要能够有足够大的泻放电流能力和足够低的钳压能力(It2和Vt2)，保证过压或者静电脉冲通过保护器件泻放到地，而不会经过并伤害内部核心电路。这一点在中国专利CN100539183C(专利号ZL200610068320.6)的ESD设计窗口中也有充分的阐述。

在中国专利CN100539183C中，发明者使用标准CMOS工艺中的附加ESD注入形成一种新的横向双极晶体管，并用它作为静电保护器件。发明者指出这种器件通过增加一个附加的ESD注入修改了扩散结，能够调整器件的性能参数使其能够更符合先进工艺的静电保护设计窗口，比如能够降低开启电压(Vbd)，能够调节维持电压(Vsp)，而且发明者指出其对称横向双极晶体管实施例能够具有良好的抵抗正和负静电脉冲能力。

但是在过压或者静电保护器件设计时，除了要注意以上所述的几个重要设计参数外，其电容也是设计者所要重点关注的参数，因为作为保护器件，其在保护内部核心电路的时候，它所引入的寄生电容参数不能影响内部核心电路正常工作。在一些高速信号核心电路保护上，比如网卡、USB2.0的接口芯片静电保护器件设计上，其引入的寄生电容只能在几个pF左右甚至只能是几百fF左右，同时也要有足够大的泻放电流和足够低的钳制电压能力。

US6365924B1提出一种双向过压和过流IC保护器件，其具有完全对称的结构以双向泄放静电。然而，该器件中的p型基底(P-Base)无法利用现有CMOS工艺制作，即，为了制作这种器件，需要在标准CMOS工艺中单独开发p型基底的工艺。再者，该器件的触发电压主要由PN结反偏击穿电压决定并且典型值为15-20V。该触发电压太高而不适合应用于先进CMOS工艺，并且在先进CMOS工艺中也不容易调低该触发电压。虽然US6365924B1增加了双向恒流源电路作为低电压触发器，从而对双向泄流结构进行低电压触发，但是该低电压触发恒流源显然增加版图面积。

发明内容

本发明的目的是制造一种适用于高速数据信号口的过电压或静电保护半导体器件，这种半导体器件不仅具有低电容特性，而且具有良好的泄放正和负过电压或静电脉冲能力，并且它具有低的触发电压(典型值6-9V)，它在先进CMOS工艺中，不需要半导体工厂开发额外的工艺，也不需要设计公司去设计额外的低电压触发电路，因此它相对于前面所述的前案，更加适合应用在先进的亚微米CMOS工艺中。

为了实现上述目的，在第一方面，本发明实施例提供了一种半导体器件，其包括：半导体衬底；位于半导体衬底中的第一导电类型的第一掺杂区和第二掺杂区以及第二导电类型的第三掺杂区和第四掺杂区，其中第三掺杂区毗邻第一掺杂区并且位于第一掺杂区下方，第四掺杂区毗邻第二掺杂区并且位于第二掺杂区下方；隔离结构，其配置成将第一掺杂区和第三掺杂区隔离，以及将第二掺杂区和第四掺杂区隔离；以及第二导电类型的阱，其半导体衬底中布置在第二掺杂区和第四掺杂区下方并且毗邻第二掺杂区和第四掺杂区。

在一示例性实施例中，半导体器件配置成通过将第一掺杂区连接到第一电极以及将第二掺杂区连接到第二电极，以形成由第一掺杂区、第三掺杂区、阱、第四掺杂区以及第二掺杂区依次接通构成的导通回路。

在一示例性实施例中，半导体器件还包括位于半导体衬底中的第一导电类型的第五掺杂区和第六掺杂区，其中第五掺杂区和第六掺杂区通过隔离结构相互隔离，第一掺杂区通过第五掺杂区与阱隔离，并且第二掺杂区通过第六掺杂区与阱隔离。

在一示例性实施例中，半导体器件还包括位于半导体衬底中的第一导电类型的第五掺杂区和第六掺杂区，以及第一电极和第二电极；其中第五掺杂区和第六掺杂区通过隔离结构相互隔离，以及其中半导体器件配置成通过将第一掺杂区和第五掺杂区连接到第一电极以及将第二掺杂区和第六掺杂区连接到第二电极，以形成由第一掺杂区、第三掺杂区、阱、第四掺杂区以及第二掺杂区依次接通构成的导通回路，以及由第五掺杂区、阱以及第六掺杂区依次接通构成的导通回路。

在一示例性实施例中，第一掺杂区与第二掺杂区相对隔离结构对称布置，第三掺杂区与第四掺杂区相对隔离结构对称布置，以及第五掺杂区与第六掺杂区相对隔离结构对称布置。

在一示例性实施例中，第五掺杂区通过隔离结构与第一掺杂区和第三掺杂区相互隔离，第六掺杂区通过隔离结构与第二掺杂区和第四掺杂区相互隔离。

在一示例性实施例中，第五掺杂区毗邻第一掺杂区并且与第一掺杂区并排布置，第六掺杂区毗邻第二掺杂区并且与第二掺杂区并排布置，第五掺杂区与第三掺杂区至少部分交叠，并且第六掺杂区与第四掺杂区至少部分交叠。

在一示例性实施例中，第五掺杂区和第六掺杂区通过隔离结构相互隔离，第一掺杂区通过第五掺杂区与阱隔离，并且第二掺杂区通过第六掺杂区与阱隔离。

在一示例性实施例中，第一掺杂区通过隔离结构、第三掺杂区以及第五掺杂区与阱隔离，并且第二掺杂区通过隔离结构、第四掺杂区以及第六掺杂区与阱隔离。

在一示例性实施例中，半导体器件还包括位于半导体衬底中的第一导电类型的第七掺杂区；其中半导体衬底包括第一组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区，以及第二组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区，以及其中半导体器件配置成通过将第一组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第一电极以及将第二组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第二电极，以形成由第一组的第一掺杂区、第一组的第三掺杂区、阱、第二组的第三掺杂区以及第二组的第一掺杂区依次接通构成的导通回路，由第一组的第二掺杂区、第一组的第四掺杂区、阱、第二组的第四掺杂区以及第二组的第二掺杂区依次接通构成的导通回路，以及由第一组的第七掺杂区、阱以及第二组的第七掺杂区依次接通构成的导通回路。

在一示例性实施例中，第七掺杂区通过隔离结构与第一掺杂区和第二掺杂区相互隔离，以及与第三掺杂区和第四掺杂区相互隔离。

在一示例性实施例中，半导体器件还包括：自外向内相互环绕的第一导电类型的第五掺杂区、第二导电类型的第一掺杂区、隔离结构、第二导电类型的第二掺杂区以及第一导电类型的第六掺杂区；位于第五掺杂区和第一掺杂区下方的第一导电类型的第三掺杂区；以及位于第二掺杂区和第六掺杂区下方的第一导电类型的第四掺杂区。

在一示例性实施例中，隔离结构是浅沟槽隔离结构。

在一示例性实施例中，隔离结构是二氧化硅隔离结构或场氧化隔离结构。

在一示例性实施例中，隔离结构是或栅极隔离结构。

在一示例性实施例中，第一导电类型为p型，并且第二导电类型为n型。

在一示例性实施例中，半导体衬底为硅衬底并且具有第一导电类型。

在一示例性实施例中，第三掺杂区和第四掺杂区是重掺杂区。

在一示例性实施例中，第一电极为阳极，并且第二电极为阴极。

在第二方面，本发明实施例还提供了一种电路组件，该电路组件包含一个或多个上述的半导体器件。

在第三方面，本发明实施例还提供了一种集成电路，该集成电路包含一个或多个上述的半导体器件。

上述的半导体器件具有完全对称的结构，因而能够泻放正脉冲和负脉冲静电电流，该半导体器件的电容理论上是一个PN结电容的四分之一，具有显著的低电容特征；该半导体器件的开启电压或触发电压V_trigger和维持电压V_holding都能够适合先进CMOS工艺中的静电保护设计窗口，而且也有相当良好的泻放电流和钳制电压能力。此外，在相同设计面积下，该半导体器件的电容值显著低于背景技术中提到的对称横向双极晶体管，例如低一半左右。因此，本发明更加适用于高速信号口的过压或者静电保护。

附图说明

图1A示出了根据本发明的第一示例性实施例的半导体器件的示意性横截面图；

图1B示出了图1A所示的半导体器件的IV脉冲测试曲线图；

图1C示出了根据本发明的第一示例性实施例的一个变型的半导体器件的示意性横截面图；

图2A和2B分别示出了根据本发明的第二示例性实施例的半导体器件的示意性俯视图和横截面图；

图3A和3B分别示出了根据本发明的第二示例性实施例的第一个变型的半导体器件的示意性俯视图和横截面图；

图4示出了根据本发明的第二示例性实施例的第二个变型的半导体器件的示意性横截面图；

图5示出了根据本发明的第二示例性实施例的第三个变型的半导体器件的示意性横截面图；

图6示出了根据本发明的第二示例性实施例的第四个变型的半导体器件的示意性横截面图；

图7A和7B分别示出了根据本发明的第二示例性实施例的第五个变型的半导体器件的示意性俯视图和横截面图。

具体实施方式

在下文中参考附图描述本发明的具体实施方式，在附图中相同或相似的部件用相似的附图标记表示。应当理解附图是示意性的，并不限定本发明的保护范围，本发明的保护范围由所附权利要求书限定。

首先参考图1A描述根据本发明的第一示例性实施例的半导体器件，图1A示出了根据本发明的第一示例性实施例的半导体器件的示意性横截面图。如图1A所示，根据本发明的第一示例性实施例的半导体器件包括：第一导电类型的硅衬底100；位于硅衬底100中的隔离结构170；在硅衬底100中被隔离结构170隔离的第二导电类型的第一掺杂区131和第二掺杂区132；在硅衬底100中被隔离结构170隔离的第一导电类型的第三掺杂区121和第四掺杂区122，其中第三掺杂区121毗邻第一掺杂区131并且位于其下方，第四掺杂区122毗邻第二掺杂区132并且位于其下方；以及，在硅衬底100中位于第三掺杂区121和第四掺杂区122下方并且毗邻第三掺杂区121和第四掺杂区122的第二导电类型的阱110。当半导体器件通过第一掺杂区131和第二掺杂区132被施加电压时，半导体器件内形成由第一掺杂区131、第三掺杂区121、阱110、第四掺杂区122以及第二掺杂区132依次接通构成的导通回路。示例性地，该半导体器件还包括阳极150和阴极160。示例性地，第三掺杂区121和第四掺杂区122为重掺杂区。当第一掺杂区131电连接到阳极150并且第二掺杂区132电连接到阴极160时，形成由阳极150、第一掺杂区131、第一导电类型的第三掺杂区121、阱110、第一导电类型的第四掺杂区122、第二掺杂区132以及阴极160依次接通构成的晶闸管导通回路。示例性地，第三掺杂区121和第四掺杂区122为重掺杂区。

如图1A所示，该半导体器件由于具有完全对称的结构，因而能够泻放正脉冲和负脉冲静电电流。该半导体器件结构本质上是一种对称NPNPN型穿通晶闸管，其具有串联连接的4个PN结电容，即，第一掺杂区131与第三掺杂区121之间的PN结电容、第三掺杂区121与阱110之间的PN结电容、阱110与第四掺杂区122之间的PN结电容、以及第四掺杂区122与第二掺杂区132之间的PN结电容。因此，该半导体器件的电容理论上是一个PN结电容的四分之一。对于背景技术中提到的对称横向双极晶体管实施例，其器件结构本质上是一种改良的对称NPN型横向晶体管，NPN晶体管的电容相当于2个PN结电容的串联，因此其电容理论上是一个PN结电容的二分之一。因此，与背景技术中提到的对称横向双极晶体管相比，图1A所示的本发明第一示例性实施例能够减小50％，即，具有显著的低电容特征。

现在参考图1B所示的IV曲线图描述图1A所示的半导体器件的工作。图1B示出了该半导体器件的典型的双向IV脉冲曲线。当静电电流从阳极150进入图1A所示半导体器件时，第一掺杂区131、第三掺杂区121和阱110形成的垂直NPN型晶体管会在3-4.5V左右穿通泻放电流，因此该半导体器件整体开启电压约为6-9V。如图1B所示，该半导体器件在开启之后会有回滞现象，其维持电压V_holding约为3-5V。该维持电压V_holding能够通过改变阳极150和阴极160之间的设计间距(即，低阻电流通路长度)来调节。也就是说，该半导体器件的开启电压或触发电压V_trigger和维持电压V_holding都能够适合先进CMOS工艺中的静电保护设计窗口，而且也有相当良好的泻放电流和钳制电压能力。此外，在相同设计面积下，该半导体器件的电容值显著低于背景技术中提到的对称横向双极晶体管，例如低一半左右。因此，本发明更加适用于高速信号口的过压或者静电保护。

根据本发明实施例的半导体器件完全可以制造在标准CMOS工艺上，第一导电类型的第三掺杂区121和第四掺杂区122均为P++区域，其可以通过CMOS工艺中Pesd注入工艺制造，并且没有额外工艺开发成本开销。

此种结构的半导体器件也可以制造在双极工艺上，例如通过注入技术或者扩散技术改变P++区域(第三掺杂区121和第四掺杂区122)的掺杂浓度和厚度，就能够调节整个器件的开启电压和维持电压。另外，上述第二导电类型的阱110可以是在硅外延生长层中形成，这样能够进一步降低NW的掺杂浓度，降低整个器件的电容。当然上述的阱110也可以是在绝缘层上的硅层中形成，本发明实施例的半导体器件也适用于SOI(silicon oninsulator，绝缘体上硅结构)工艺中。

应当理解，隔离结构170可以采用例如浅沟槽隔离(STI)、二氧化硅隔离(OxideIsolation)、场氧化隔离(Field Oxide Isolation)、栅极隔离(Gate Spaced Isolation)等等，但是并不限于所举的这些例子。

在上述及下文描述的本发明实施例中，第一导电类型是p型，并且第二导电类型是n型。

图1C示出了根据本发明的第一示例性实施例的一个变型的半导体器件的示意性横截面图。如图1C所示，该半导体器件包括：第一导电类型的硅衬底100；位于硅衬底100中的隔离结构170；在硅衬底100中位于隔离结构170之间的第二导电类型的第一掺杂区131和第二掺杂区132以及第一导电类型的第三掺杂区121和第四掺杂区122，其中第三掺杂区121毗邻第一掺杂区131并且位于其下方，第四掺杂区122毗邻第二掺杂区132并且位于其下方；在第一掺杂区131/第三掺杂区121与第二掺杂区132/第四掺杂区122之间，位于硅衬底100的表面上的栅极结构190；以及，在硅衬底100中位于第三掺杂区121和第四掺杂区122下方并且毗邻第三掺杂区121和第四掺杂区122的第二导电类型的阱110。示例性地，该半导体器件还包括阳极150和阴极160。示例性地，第三掺杂区121和第四掺杂区122为重掺杂区。当第一掺杂区131电连接到阳极150并且第二掺杂区132电连接到阴极160时，形成由阳极150、第一掺杂区131、第一导电类型的第三掺杂区121、阱110、第四掺杂区122、第二掺杂区132以及阴极160构成依次接通的晶闸管导通回路。

图1C还示出第一导电类型的第五掺杂区181和第六掺杂区182，第五掺杂区181和第六掺杂区182通过隔离结构(栅极结构190)相互隔离，其中第五掺杂区181与第一掺杂区131并排布置并且位于第三掺杂区121上方，并且第六掺杂区182与第二掺杂区132并排布置并且位于第四掺杂区122上方。第五掺杂区181用于将第二导电类型的第一掺杂区131和阱110隔离，并且第六掺杂区182用于将第二导电类型的第二掺杂区132和阱110隔离，由此有利于形成垂直类型的晶闸管。

图1C所示的半导体器件与图1A所示的半导体器件的不同之处仅仅在于，第一掺杂区131/第三掺杂区121与第二掺杂区132/第四掺杂区122之间采用栅极隔离(Gate SpacedIsolation)作为隔离结构。与图1A相同，图1C所示的半导体器件也是完全对称的。此外，图1C所示的半导体器件的工作原理及优点可以参考上文中针对图1A进行的描述，因此在此不再赘述。

在下文中参考图2A-2B、3A-3B、4-6、7A-7B描述根据本发明的第二示例性实施例的半导体器件。

图2A示出了根据本发明的第二示例性实施例的半导体器件的示意性俯视图，并且图2B示出了沿图2A的A-B线的示意性横截面图。如所示，根据本发明的第二示例性实施例的半导体器件包括：第一导电类型的硅衬底200；位于硅衬底200中的隔离结构270；在硅衬底200中被隔离结构270隔离的第二导电类型的第一掺杂区231和第二掺杂区232；在硅衬底200中被隔离结构270隔离的第一导电类型的第三掺杂区221和第四掺杂区222，其中第三掺杂区221毗邻第一掺杂区231并且位于其下方，第四掺杂区222毗邻第二掺杂区232并且位于其下方；位于隔离结构270之间的第一导电类型的第五掺杂区241和第六掺杂区242，其中第五掺杂区241通过隔离结构270与第一掺杂区231/第三掺杂区21隔离，并且第六掺杂区242通过隔离结构270与第二掺杂区232/第四掺杂区222隔离；以及在硅衬底200中位于第三掺杂区221、第四掺杂区222、第五掺杂区241和第六掺杂区242下方并且毗邻第三、第四、第五和第六掺杂区221、222、241、242的第二导电类型的阱210。

示例性地，该半导体器件还包括阳极250和阴极260。示例性地，第三掺杂区221和第四掺杂区222为重掺杂区。当第一掺杂区231和第五掺杂区241电连接到阳极250，并且第二掺杂区232和第六掺杂区242电连接到阴极260时，形成两条并联回路：由阳极250、第一掺杂区231、第三掺杂区221、阱210、第四掺杂区222、第二掺杂区232以及阴极260构成依次接通的晶闸管导通回路；以及由阳极250、第五掺杂区241、阱210、第六掺杂区242和阴极260依次接通构成的PNP型晶体管导通回路。如所示，第一掺杂区231、第三掺杂区221和第五掺杂区241相对于第二掺杂区232、第四掺杂区222和第六掺杂区242对称布置。

与图1A所示的半导体器件相同，图2A和2B所示的半导体器件也是完全对称的，并且具有相似的工作原理。图2A和2B所示的半导体器件的工作原理及优点可以参考上文中针对图1A进行的描述，因此在此不再赘述。与图1A略微不同在于，在图2A和2B所示的半导体器件中，除了图1A中示出的NPNPN型穿通晶闸管导通回路之外，还形成与该晶闸管导通回路并联的NPN型晶体管导通回路。因此，图2A和2B所示的半导体器件在泻放静电电流时，静电电流会根据有源区在版图上的不同位置摆放而选择低阻的泻放路径，其典型的双向IV脉冲曲线也类似图1B所示，但是其开启电压和维持电压能够根据不同版图的布局以及低阻电流通路长度的不同而稍有不同。

如上所述，在图2A和2B所示的导体器件中，除了晶闸管导通回路之外，还形成与该晶闸管导通回路并联的NPN型晶体管导通回路。也就是说，在此示例性实施例中，通过分别在阳极和阴极增加一个PN结以形成与晶闸管导通回路并联的PNP型晶体管导通回路。

图3A示出了根据本发明的第二示例性实施例的第一个变型的半导体器件的示意性俯视图，并且图3B示出了沿图3A的C-D线的示意性横截面图。如图3A所示，该半导体器件包括两组对称布置的第二导电类型的第一掺杂区331、第一导电类型的第七掺杂区340以及第二导电类型的第二掺杂区332，其中一组第一掺杂区331、第七掺杂区340以及第二掺杂区332连接到阳极350，另一组第一掺杂区331、第七掺杂区340以及第二掺杂区332连接到阴极360。

如图3B更详细所示，对于其中一组的第一掺杂区331、第七掺杂区340以及第二掺杂区332，该半导体器件包括：第一导电类型的硅衬底300；位于硅衬底300中的隔离结构370；在硅衬底300中位于隔离结构370之间的第二导电类型的第一掺杂区331和第二掺杂区332以及第一导电类型的第三掺杂区321和第四掺杂区322，其中第三掺杂区321毗邻第一掺杂区331并且位于其下方，第四掺杂区322毗邻第二掺杂区332并且位于其下方；在第一掺杂区331/第三掺杂区321与第二掺杂区332/第四掺杂区322之间，并且与这些掺杂区通过隔离结构370隔离的第一导电类型的第七掺杂区340，即第七掺杂区340通过隔离结构370与第一掺杂区331和第二掺杂区332相互隔离，以及第七掺杂区340通过隔离结构370与第三掺杂区321和第四掺杂区322相互隔离；以及，在硅衬底300中位于第三掺杂区321、第四掺杂区322以及第七掺杂区340下方并且毗邻第三、第四和第五掺杂区的第二导电类型的阱310。示例性地，第三掺杂区321和第四掺杂区322为重掺杂区。

当一组第一掺杂区331、第七掺杂区340以及第二掺杂区332连接到阳极350，并且另一组第一掺杂区331、第七掺杂区340以及第二掺杂区332连接到阴极360时，形成由阳极350、第一组的第一掺杂区331和第三掺杂区321(或第二掺杂区332和第四掺杂区322)、阱310、第二组的第三掺杂区和第一掺杂区331(或第二掺杂区332和第四掺杂区322)、以及阴极360依次接通构成的晶闸管导通回路。与此同时，还形成由阳极350、第一组的第七掺杂区340、阱310、第二组的第七掺杂区340和阴极360依次接通构成的PNP型晶体管导通回路。该PNP型晶体管导通回路与上述晶闸管导通回路并联。

应指出，图3A中沿A-B的示意性横截面图与图1A类似，因此在此不再赘述。此外，图3A和3B所示的根据第二示例性实施例的第一个变型的半导体器件的工作原理及优点可以参考上文中针对图2A和2B所示的第二示例性实施例进行的描述，因此在此不再赘述。

图4示出了根据本发明的第二示例性实施例的第二个变型的半导体器件的示意性横截面图。如图4所示，该半导体器件包括：第一导电类型的硅衬底400；位于硅衬底400中的隔离结构470；在硅衬底400中位于隔离结构470之间的第二导电类型的第一掺杂区431和第二掺杂区432以及第一导电类型的第三掺杂区421和第四掺杂区422，其中第三掺杂区421毗邻第一掺杂区431并且位于其下方，第四掺杂区422毗邻第二掺杂区432并且位于其下方；在第一掺杂区431/第三掺杂区421与第二掺杂区432/第四掺杂区422之间，位于硅衬底400的表面上的栅极结构490；在硅衬底400中位于第三掺杂区421和第四掺杂区422下方并且毗邻第三掺杂区421和第四掺杂区422的第二导电类型的阱410；以及，第一导电类型的第五掺杂区481和第六掺杂区482，其中第五掺杂区481与第一掺杂区431并排布置并且位于第三掺杂区421上方，并且第六掺杂区482与第二掺杂区432并排布置并且位于第四掺杂区422上方。示例性地，该半导体器件还包括阳极450和阴极460。

在该第二个变型中，第五掺杂区481与第三掺杂区421至少部分交叠，并且第六掺杂区482与第四掺杂区422至少部分交叠。第一掺杂区431通过第五掺杂区481与阱410隔离，并且第二掺杂区432通过第六掺杂区482与阱410隔离。

图4所示的半导体器件与图2A-2B所示的半导体器件的不同之处在于，第一掺杂区431/第三掺杂区421与第二掺杂区432/第四掺杂区422之间采用栅极隔离(Gate SpacedIsolation)作为隔离结构。与图2A-2B相同，图4所示的半导体器件也是完全对称的。

如图4所示，当第一掺杂区431和第五掺杂区481电连接到阳极450，并且第二掺杂区432和第六掺杂区482电连接到阴极460时，形成两条并联回路：由阳极450、第一掺杂区431、第三掺杂区421、阱410、第四掺杂区422、第二掺杂区432以及阴极460依次接通构成的晶闸管导通回路；以及由阳极450、第五掺杂区481、阱410、第六掺杂区482和阴极460依次接通构成的PNP型晶体管导通回路。如所示，第一掺杂区431、第三掺杂区421和第五掺杂区481相对于第二掺杂区432、第四掺杂区422和第六掺杂区482对称布置。示例性地，第三掺杂区421和第四掺杂区422为重掺杂区。

图4所示的半导体器件的工作原理及优点可以参考上文中针对图2A-B进行的描述，因此在此不再赘述。

图5示出了根据本发明的第二示例性实施例的第三个变型的半导体器件的示意性横截面图。如图5所示，该半导体器件包括：第一导电类型的硅衬底500；位于硅衬底500中的隔离结构570；在硅衬底500中被隔离结构570隔离的第二导电类型的第一掺杂区531和第二掺杂区532；在硅衬底500中被隔离结构570隔离的第一导电类型的第三掺杂区521和第四掺杂区522，其中第三掺杂区521毗邻第一掺杂区531并且位于其下方，第四掺杂区522毗邻第二掺杂区532并且位于其下方；在硅衬底500中位于第三掺杂区521和第四掺杂区522下方并且毗邻第三掺杂区521和第四掺杂区522的第二导电类型的阱510；以及，第一导电类型的第五掺杂区581和第六掺杂区582，其中第五掺杂区581与第一掺杂区531并排布置并且位于第三掺杂区521上方，第六掺杂区582与第二掺杂区532并排布置并且位于第四掺杂区522上方，并且第五掺杂区581和第六掺杂区582通过隔离结构570隔离。

示例性地，该半导体器件还包括阳极550和阴极560。示例性地，第三掺杂区521和第四掺杂区522为重掺杂区。在该第三个变型中，第五掺杂区581完全位于第三掺杂区521之上，并且第六掺杂区582完全位于第四掺杂区522之上。第一掺杂区531通过隔离结构570、第三掺杂区521以及第五掺杂区581与阱510隔离，并且第二掺杂区532通过隔离结构570、第四掺杂区522以及第六掺杂区582与阱510隔离。

图5所示的半导体器件与图4所示的半导体器件的不同之处在于，第一掺杂区531/第三掺杂区521/第五掺杂区581与第二掺杂区532/第四掺杂区522/第六掺杂区582之间采用STI隔离结构。与前述实施例相同，图5所示的半导体器件也是完全对称的。

如图5所示，当第一掺杂区531和第五掺杂区581电连接到阳极550，并且第二掺杂区532和第六掺杂区582电连接到阴极560时，形成两条并联回路：由阳极550、第一掺杂区531、第三掺杂区521、阱510、第四掺杂区522、第二掺杂区532以及阴极560依次接通构成的晶闸管导通回路；以及由阳极550、第五掺杂区581、第三掺杂区521、阱510、第四掺杂区522、第六掺杂区582和阴极560依次接通构成的导通回路。

如所示，第一掺杂区531、第三掺杂区521和第五掺杂区581相对于第二掺杂区532、第四掺杂区522和第六掺杂区582对称布置，即，第一掺杂区531与第二掺杂区532相对隔离结构570对称布置，第三掺杂区521与第四掺杂区522相对隔离结构570对称布置，以及第五掺杂区581与第六掺杂区582相对隔离结构570对称布置。其中第五掺杂区581和第六掺杂区582相对于第一掺杂区531和第二掺杂区532布置为更靠近位于中心的隔离结构570。

图5所示的半导体器件的工作原理及优点可以参考上文中针对图2A-B进行的描述，因此在此不再赘述。

图6示出了根据本发明的第二示例性实施例的第四个变型的半导体器件的示意性横截面图。如图6所示，该半导体器件包括：第一导电类型的硅衬底600；位于硅衬底600中的隔离结构670；在硅衬底600中被隔离结构670隔离的第二导电类型的第一掺杂区631和第二掺杂区632；在硅衬底600中被隔离结构670隔离的第一导电类型的第三掺杂区621和第四掺杂区622，其中第三掺杂区621毗邻第一掺杂区631并且位于其下方，第四掺杂区622毗邻第二掺杂区632并且位于其下方；在硅衬底600中位于第三掺杂区621和第四掺杂区622下方并且毗邻第三掺杂区621和第四掺杂区622的第二导电类型的阱610；以及，第一导电类型的第五掺杂区681和第六掺杂区682，其中第五掺杂区681与第一掺杂区631并排布置并且位于第三掺杂区621上方，第六掺杂区682与第二掺杂区632并排布置并且位于第四掺杂区622上方，并且第五掺杂区681和第六掺杂区682通过隔离结构670隔离。

示例性地，该半导体器件还包括阳极650和阴极660。示例性地，第三掺杂区621和第四掺杂区622为重掺杂区。在该第四个变型中，第五掺杂区681完全位于第三掺杂区621之上，并且第六掺杂区682完全位于第四掺杂区622之上。第一掺杂区631通过隔离结构670、第三掺杂区621以及第五掺杂区681与阱610隔离，并且第二掺杂区632通过隔离结构670、第四掺杂区622以及第六掺杂区682与阱610隔离。

图6所示的半导体器件与图5所示的半导体器件的不同之处在于，第五掺杂区681和第六掺杂区682相对于第一掺杂区631和第二掺杂区632布置为更远离位于中心的隔离结构670。

如图6所示，当第一掺杂区631和第五掺杂区681电连接到阳极650，并且第二掺杂区632和第六掺杂区682电连接到阴极660时，形成两条并联回路：由阳极650、第一掺杂区631、第三掺杂区621、阱610、第四掺杂区622、第二掺杂区632以及阴极660依次接通构成的晶闸管导通回路；以及由阳极650、第五掺杂区681、第三掺杂区621、阱610、第四掺杂区622、第六掺杂区682和阴极660依次接通构成的导通回路。如所示，第一掺杂区631、第三掺杂区621和第五掺杂区681相对于第二掺杂区632、第四掺杂区622和第六掺杂区682对称布置。

图6所示的半导体器件的工作原理及优点可以参考上文中针对图2A-B进行的描述，因此在此不再赘述。

图7A示出了根据本发明的第二示例性实施例的第五个变型的半导体器件的示意性俯视图，并且图7B示出了沿图7A的G-H线的示意性横截面图。

在图7A的俯视图中，该半导体器件包括自外向内相互环绕的第一导电类型的第五掺杂区781、第二导电类型的第一掺杂区731、隔离结构770、第二导电类型的第二掺杂区732、以及第一导电类型的第六掺杂区782。

如图7B更详细所示，该半导体器件还包括：位于第五掺杂区781和第一掺杂区731下方的第一导电类型的第三掺杂区721、以及位于第二掺杂区732和第六掺杂区782下方的第一导电类型的第四掺杂区722。示例性地，第三掺杂区721和第四掺杂区722为重掺杂区。

如图7所示，当第一掺杂区731和第五掺杂区781电连接到阳极750，并且第二掺杂区732和第六掺杂区782电连接到阴极760时，形成两条并联回路：由阳极750、第一掺杂区731、第三掺杂区721、阱710、第四掺杂区722、第二掺杂区732以及阴极760依次接通构成的晶闸管导通回路；以及由阳极750、第五掺杂区781、第三掺杂区721、阱710、第四掺杂区722、第六掺杂区782和阴极760依次接通构成的导通回路。

图7所示的半导体器件的工作原理及优点可以参考上文中针对图2A-B进行的描述，因此在此不再赘述。

应理解，对于图7A所示的半导体器件，第五掺杂区781和第一掺杂区731的位置可以互换，从而得到该半导体器件的另一种变型。

本发明还涉及一种包括至少一个如上述实施例中所述的半导体器件的电路组件。例如，一个所述半导体器件或多个所述半导体器件形成的串连连接可以与其它等效电阻、晶闸管、二极管、MOS晶体管、三极管串联或并联连接，以形成适应不同需求的电路组件。

此外，本发明还涉及一种包括至少一个如上述实施例中所述的半导体器件的集成电路。

尽管已经参照上述示例性实施例中的每一个描述了本发明，但是本发明不仅仅限于上述示例性实施例中的每一个的结构和功能，本发明的范围由所附权利要求书限定。关于本发明的结构和细节，可以应用本领域技术人员想到的各种变化和修改。此外，本发明也包括适当的组合上述示例性实施例中每一个的一部分或整体部分而获得的结构。

Claims (11)

1.一种半导体器件，其特征在于，包括：

半导体衬底；

位于所述半导体衬底中的第二导电类型的第一掺杂区和第二掺杂区，以及不同于第二导电类型的第一导电类型的第三掺杂区和第四掺杂区，其中所述第三掺杂区毗邻所述第一掺杂区并且位于所述第一掺杂区下方，所述第四掺杂区毗邻所述第二掺杂区并且位于所述第二掺杂区下方；

隔离结构，其配置成将所述第一掺杂区和所述第三掺杂区与所述第二掺杂区和所述第四掺杂区隔离；以及

第二导电类型的阱，其在所述半导体衬底中布置在所述第三掺杂区和所述第四掺杂区下方并且毗邻所述第三掺杂区和所述第四掺杂区；

还包括：

位于所述半导体衬底中的第一导电类型的第七掺杂区；其中所述半导体衬底包括第一组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区，以及第二组的第一掺杂区、第三掺杂区、第七掺杂区、第二掺杂区和第四掺杂区，以及其中半导体器件配置成通过将第一组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第一电极以及将第二组中的第一掺杂区、第七掺杂区和第二掺杂区连接到第二电极，以形成由第一组的第一掺杂区、第一组的第三掺杂区、阱、第二组的第三掺杂区以及第二组的第一掺杂区依次接通构成的导通回路，由第一组的第二掺杂区、第一组的第四掺杂区、阱、第二组的第四掺杂区以及第二组的第二掺杂区依次接通构成的导通回路，以及由第一组的第七掺杂区、阱以及第二组的第七掺杂区依次接通构成的导通回路；或者

还包括：

自外向内相互环绕的第一导电类型的第五掺杂区、第二导电类型的第一掺杂区、隔离结构、第二导电类型的第二掺杂区以及第一导电类型的第六掺杂区；

位于第五掺杂区和第一掺杂区下方的第一导电类型的第三掺杂区；以及

位于第二掺杂区和第六掺杂区下方的第一导电类型的第四掺杂区。

2.根据权利要求1所述的半导体器件，其特征在于，其中所述第七掺杂区通过隔离结构与所述第一掺杂区和所述第二掺杂区相互隔离，以及与所述第三掺杂区和所述第四掺杂区相互隔离。

3.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中所述隔离结构是浅沟槽隔离结构。

4.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中所述隔离结构是二氧化硅隔离结构或场氧化隔离结构。

5.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中所述隔离结构是栅极隔离结构。

6.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中第一导电类型为p型，并且第二导电类型为n型。

7.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中半导体衬底为硅衬底并且具有第一导电类型。

8.根据权利要求1或2中任意一项所述的半导体器件，其特征在于，其中第三掺杂区和第四掺杂区是重掺杂区。

9.根据权利要求1所述的半导体器件，其特征在于，其中所述第一电极为阳极，并且所述第二电极为阴极。

10.一种电路组件，其特征在于，包含一个或多个根据权利要求1-9中任意一项所述的半导体器件。

11.一种集成电路，其特征在于，包含一个或多个根据权利要求1-9中任意一项所述的半导体器件。