JP2004172246A - 半導体装置 - Google Patents
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Abstract
【課題】静電破壊から保護される内部回路の回路素子より動作電圧が低い静電破壊保護素子を提供する。
【解決手段】静電破壊保護素子をNPNバイポーラトランジスタで構成し、高濃度のエミッタ取り出し領域をコレクタ領域に隣接させる。さらにこの静電破壊保護素子は、静電破壊から保護する内部回路を構成するNPNバイポーラトランジスタの高濃度のエミッタ取り出し領域とコレクタ領域の間隙寸法より小さく設定されている。コレクタ電極とエミッタ及びベース電極間の印加電位が上昇したとき、内部回路より先に、静電破壊保護素子のコレクタ領域とベース領域の一部とで構成されるPN接合に電流が流れる。
【選択図】 図1
【解決手段】静電破壊保護素子をNPNバイポーラトランジスタで構成し、高濃度のエミッタ取り出し領域をコレクタ領域に隣接させる。さらにこの静電破壊保護素子は、静電破壊から保護する内部回路を構成するNPNバイポーラトランジスタの高濃度のエミッタ取り出し領域とコレクタ領域の間隙寸法より小さく設定されている。コレクタ電極とエミッタ及びベース電極間の印加電位が上昇したとき、内部回路より先に、静電破壊保護素子のコレクタ領域とベース領域の一部とで構成されるPN接合に電流が流れる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は静電破壊保護素子を備えた半導体装置に関し、特に静電破壊保護素子の動作電圧を低くした半導体装置に関する。
【0002】
【従来の技術】
一般的に半導体装置は、静電気により破壊を受けやすく、そのため入出力パッドと内部回路との間に、静電破壊保護素子を備えている。従来の半導体装置に形成される静電破壊保護素子としてベース領域とエミッタ領域を金属配線で短絡したNPNトランジスタを用いた例を図2(a)に示す。図において1はP型半導体基板、2はN+型埋込層、3はP+埋込層、4はN型エピタキシャル層、5はLOCOS酸化膜、6はP−拡散層、7はN型コレクタ領域、8はP型のベース領域、9は酸化膜、10はポリシリコン配線、11はN型エミッタ領域、12はP+拡散層、13は層間絶縁膜、14a、14bはアルミニウム配線である。
【0003】
この種の静電破壊保護素子は、内部回路を構成するNPNバイポーラトランジスタあるいはMOSトランジスタと同時に、次のように形成される。まずP型半導体基板1上にコレクタ領域の一部を形成するN+型埋込層2、分離領域の一部を構成するP+埋込層3のためのイオン注入を行い、その後、N型エピタキシャル層4を成長させ、N+型埋込層2とP+埋込層3を形成する。次にN型エピタキシャル層4表面から不純物を注入し、先に形成したP+埋込層3に達するP−拡散層6を形成することで分離領域を形成する。LOCOS酸化膜5を形成した後、不純物イオンを注入し、先に形成したN+型埋込層2に達するN型コレクタ領域7を形成する。このN型コレクタ領域7とN+型埋込層2とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、P型のベース領域8を形成する。露出する表面に内部回路のMOSトランジスタのゲート酸化膜と同時に、酸化膜9を形成する。エミッタ領域の形成予定領域の酸化膜9をエッチング除去した後、CVD法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線10を形成する。ポリシリコン配線10に含まれる不純物を、P型のベース領域8内に拡散させ、N型エミッタ領域11を形成する。
【0004】
次にベース領域8に接続するベース取出領域を形成するため、酸化膜9をエッチング除去し、露出するN型エピタキシャル層4表面に不純物イオンを注入し、P+拡散層12を形成する。このとき、P+拡散層は静電破壊から保護される内部回路を構成するNPNトランジスタのベース引出領域と同時に形成されるため、全く同一の深さに形成されることになる。内部回路と同時に層間絶縁膜13を形成した後、それぞれN型コレクタ領域7に接続するアルミニウム配線14a、ベース領域に接続するP+拡散層12とN型のエミッタ領域11とを短絡するアルミニウム配線14bを形成する。そして、アルミニウム配線14aを電源電圧電位(Vcc)に、アルミニウム配線14bを接地電位に接続することで静電破壊保護素子を完成する。
【0005】
このような静電破壊保護素子のアルミニウム配線14aに過剰な負の電圧が印加された場合、N型エピタキシャル層4とP+拡散層12とのPN接合の順方向特性により静電気を接地電位に排出する。
【0006】
一方アルミニウム配線14aに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にPN接合の逆方向の電流が徐々に増加し、N型埋込層2に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、NPNトランジスタがオンし、アルミニウム配線14aからアルミニウム配線14bへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図2bに示す。
【0007】
図2bに示すように、V1を超える印加電圧がアルミニウム配線14bに印加されたときに、静電破壊保護素子が動作することになる。
【0008】
しかし、高速で動作する半導体装置等では、半導体装置の微細化のため、従来より低い電圧で破壊するデバイスが増えてきている。そのため図2aに示すような静電破壊保護素子では、保護素子が動作する前に内部回路の回路素子が静電気により破壊されてしまうという問題が発生している。このような問題を解消するため、動作電圧が低い静電破壊保護素子が提案されている。
【0009】
一例として特許文献1の図5には、MOSトランジスタからなる静電破壊保護素子に隣接する位置に容量素子を配置し、静電破壊保護素子の動作電圧を低くする回路構成が開示されている。
【0010】
【特許文献1】
特開2001−144191号(図5参照)
【0011】
【発明が解決しようとする課題】
しかしながら従来提案されている静電破壊回路素子は、MOSトランジスタの他に容量素子が必要であり、構成する回路素子数が多くなってしまうという問題があった。本発明は1個の回路素子で同様の効果を奏することができる静電破壊保護素子を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、請求項1に係る発明は、一導電型のエピタキシャル層が形成された半導体基板上に、該半導体基板と前記エピタキシャル層との間の一導電型の埋込層と前記エピタキシャル層表面から前記埋込層に達する一導電型の拡散層で構成されるコレクタ領域と、前記エピタキシャル層表面に形成された逆導電型の拡散領域からなるベース領域と、該ベース領域表面に形成された一導電型の拡散領域からなるエミッタ領域と、該エミッタ領域と前記ベース領域とを接続する第1の電極と、前記コレクタ領域に接続する第2の電極とからなる静電破壊保護素子を備え、内部回路を静電破壊から保護する半導体装置において、少なくとも前記ベース領域の一部を前記コレクタ領域を構成する前記一導電型の拡散領域に隣接して配置するとともに、該ベース領域の一部とコレクタ領域とを接近させ、前記第1の電極及び前記第2の電極間の印加電位が上昇したとき、内部回路より先に、前記静電破壊保護素子の前記コレクタ領域と前記ベース領域の一部とで構成されるPN接合に電流を流す構成としたものである。
【0013】
また請求項2に係る発明は、請求項1記載の半導体装置において、前記第1の電極及び前記第2の電極間の印加電位が更に上昇し、ベース領域に印加される電位が上昇したとき、前記静電破壊保護素子の前記エミッタ領域と前記ベース領域で構成されるPN接合に電流を流す構成としたものである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の半導体装置は、静電破壊保護素子を内部回路を構成する素子より低い電圧で動作させるため、ベース領域の一部の構造を改良したものである。以下、詳細に説明する。
【0015】
図1に本発明の一実施例を示す。図1に示す本発明は、内部回路を構成するNPNバイポーラトランジスタあるいはMOSトランジスタと同時に、次のように形成される。なお、内部回路を構成するNPNバイポーラトランジスタは、従来例で説明した図2に示す構造とする。まずP型半導体基板1上にコレクタ領域の一部を形成するN+型埋込層2、分離領域の一部を構成するP+埋込層3のためのイオン注入を行い、その後、N型エピタキシャル層4を成長させ、N+型埋込層2とP+埋込層3を形成する。次にN型エピタキシャル層4表面から不純物を注入し、先に形成したP+埋込層3に達するP−拡散層6を形成することで分離領域を形成する。LOCOS酸化膜5を形成した後、不純物イオンを注入し、先に形成したN+型埋込層2に達するN型コレクタ領域7を形成する。このN型コレクタ領域7とN+型埋込層2とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、P型ベース領域8を形成する。露出する表面に内部回路のMOSトランジスタのゲート酸化膜と同時に、酸化膜9を形成する。エミッタ領域の形成予定領域の酸化膜9をエッチング除去した後、CVD法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線10を形成する。ポリシリコン配線10に含まれる不純物を、P型のベース領域8内に拡散させ、N型エミッタ領域11を形成する。ここまでの工程は、従来例と同じである。
【0016】
次にベース領域8に接続するベース取出領域を形成するため、酸化膜9をエッチング除去し、露出するN型エピタキシャル層4表面に不純物イオンを注入し、P+拡散層15を形成する。ここで、P+拡散層15は静電破壊から保護される内部回路を構成するNPNトランジスタのベース引出領域(P+拡散層12)より深くなるように形成する。このように形成することにより、P+拡散層15が、N+型埋込層2あるいはN型コレクタ領域7の少なくとも一方に接近するように形成することができる。
【0017】
以下、従来例と同様に、内部回路と同時に層間絶縁膜13を形成した後、それぞれN型コレクタ領域7、ベース領域に接続するP+拡散層12とN型のエミッタ領域11とを短絡するアルミニウム配線14a、14bを形成する。そして、アルミニウム配線14aを電源電圧電位に、アルミニウム配線14bを接地電位に接続することで、静電破壊保護素子を形成する。
【0018】
本発明の半導体装置では、内部回路を構成するバイポーラトランジスタのベース領域とコレクタ領域の間の寸法(間隙寸法)より、静電破壊保護素子を構成するベース領域とコレクタ領域の間の寸法(間隙寸法)の方が短いので、アルミニウム配線14a、14b間の印加電圧が上昇したとき、内部回路より先に、コレクタ領域(N型コレクタ領域7またはN+型埋込層2)とベース領域の一部を構成するP+拡散層15とからなるPN接合に電流が流れる。さらに印加電圧が上昇したときには、ベース領域に印加される電位が上昇したとき、静電破壊保護素子のP型ベース領域8とN型エミッタ領域11で構成されるPN接合に電流が流れる。本発明はこのように構成することによって、確実に静電破壊保護素子の方が低い電圧で動作することができる。また、従来の半導体装置に形成される静電破壊保護素子は、コレクタ側から見てエミッタ引出電極がベース引出電極より遠いため、ベース−エミッタ間のPN接合ダイオードが機能せず、大きな電流が流せなかったが、本発明の半導体装置では、コレクタ側から見てエミッタ引出電極をベース引出電極より近くにレイアウトしているため、ベース−エミッタ間のPN接合ダイオードが機能して大きな電流を流すことができる。
【0019】
具体的に本発明の静電破壊保護素子は、アルミニウム配線14aに過剰な負の電圧が印加された場合、N型エピタキシャル層4とP+拡散層15とのPN接合の順方向特性により静電気を接地電位に排出する。
【0020】
一方アルミニウム配線14aに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にPN接合の逆方向の電流が徐々に増加し、N型埋込層2に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、NPNトランジスタがオンし、アルミニウム配線14aからアルミニウム配線14bへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図1bに示す。
【0021】
一例として、N型エピタキシャル層4のエピ抵抗を1Ωcm以下、エピ厚を2μm以下とし、エミッタ領域11の周辺1μm離れた周囲をP+拡散層15で取り囲んで形成したとき、図1(b)に示すように従来より約10V動作電圧の低い静電破壊保護素子を形成することができた。エミッタ領域11の周囲をP+拡散層15で取り囲むのは、静電破壊保護素子に流れる電流値のバラツキが少なくなるためである。なお、本発明の目的である動作電圧を小さくするためには、必ずしもエミッタ領域11の周辺をP+拡散層15で取り囲む必要はなく、少なくともコレクタ領域に隣接する側にP+拡散層15を形成すればよい。
【0022】
図1bに示す本発明と図2bに示す従来例を比較すると明らかなように、静電破壊保護素子の降伏電圧が低くなり、確実に内部回路を保護することができる。
また、NPNトランジスタがオンした後は、大電流を流すことができる。
【0023】
なお本発明は、ベース領域とコレクタ領域の間の寸法を短くするため、ベース領域を深く形成することに限定されるものではなく、ベース領域とコレクタ領域間の間隙寸法を内部回路より予め短く設定しても良い。
【0024】
【発明の効果】
以上説明したように本発明では、回路素子1個で、動作電圧が低く、大きな静電気が印加した場合でも破壊しない静電破壊保護素子を形成することができる。
また本発明の静電破壊保護素子は、通常の半導体装置の製造方法により形成することができるため、歩留まりよく、簡便に形成することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施例を説明する図である。
【図2】従来のこの種の半導体装置を説明する図である。
【符号の説明】
1:P型半導体基板、2:N+型埋込層、3:P+型埋込層、4:N型エピタキシャル層、5:LOCOS酸化膜、6:P−拡散層、7:N型コレクタ領域、8:P型ベース領域、9:酸化膜、10:ポリシリコン配線、11:N型エミッタ領域、12:P+拡散層、13:層間絶縁膜、14a、14b:アルミニウム配線、15:P+拡散層
【発明の属する技術分野】
本発明は静電破壊保護素子を備えた半導体装置に関し、特に静電破壊保護素子の動作電圧を低くした半導体装置に関する。
【0002】
【従来の技術】
一般的に半導体装置は、静電気により破壊を受けやすく、そのため入出力パッドと内部回路との間に、静電破壊保護素子を備えている。従来の半導体装置に形成される静電破壊保護素子としてベース領域とエミッタ領域を金属配線で短絡したNPNトランジスタを用いた例を図2(a)に示す。図において1はP型半導体基板、2はN+型埋込層、3はP+埋込層、4はN型エピタキシャル層、5はLOCOS酸化膜、6はP−拡散層、7はN型コレクタ領域、8はP型のベース領域、9は酸化膜、10はポリシリコン配線、11はN型エミッタ領域、12はP+拡散層、13は層間絶縁膜、14a、14bはアルミニウム配線である。
【0003】
この種の静電破壊保護素子は、内部回路を構成するNPNバイポーラトランジスタあるいはMOSトランジスタと同時に、次のように形成される。まずP型半導体基板1上にコレクタ領域の一部を形成するN+型埋込層2、分離領域の一部を構成するP+埋込層3のためのイオン注入を行い、その後、N型エピタキシャル層4を成長させ、N+型埋込層2とP+埋込層3を形成する。次にN型エピタキシャル層4表面から不純物を注入し、先に形成したP+埋込層3に達するP−拡散層6を形成することで分離領域を形成する。LOCOS酸化膜5を形成した後、不純物イオンを注入し、先に形成したN+型埋込層2に達するN型コレクタ領域7を形成する。このN型コレクタ領域7とN+型埋込層2とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、P型のベース領域8を形成する。露出する表面に内部回路のMOSトランジスタのゲート酸化膜と同時に、酸化膜9を形成する。エミッタ領域の形成予定領域の酸化膜9をエッチング除去した後、CVD法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線10を形成する。ポリシリコン配線10に含まれる不純物を、P型のベース領域8内に拡散させ、N型エミッタ領域11を形成する。
【0004】
次にベース領域8に接続するベース取出領域を形成するため、酸化膜9をエッチング除去し、露出するN型エピタキシャル層4表面に不純物イオンを注入し、P+拡散層12を形成する。このとき、P+拡散層は静電破壊から保護される内部回路を構成するNPNトランジスタのベース引出領域と同時に形成されるため、全く同一の深さに形成されることになる。内部回路と同時に層間絶縁膜13を形成した後、それぞれN型コレクタ領域7に接続するアルミニウム配線14a、ベース領域に接続するP+拡散層12とN型のエミッタ領域11とを短絡するアルミニウム配線14bを形成する。そして、アルミニウム配線14aを電源電圧電位(Vcc)に、アルミニウム配線14bを接地電位に接続することで静電破壊保護素子を完成する。
【0005】
このような静電破壊保護素子のアルミニウム配線14aに過剰な負の電圧が印加された場合、N型エピタキシャル層4とP+拡散層12とのPN接合の順方向特性により静電気を接地電位に排出する。
【0006】
一方アルミニウム配線14aに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にPN接合の逆方向の電流が徐々に増加し、N型埋込層2に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、NPNトランジスタがオンし、アルミニウム配線14aからアルミニウム配線14bへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図2bに示す。
【0007】
図2bに示すように、V1を超える印加電圧がアルミニウム配線14bに印加されたときに、静電破壊保護素子が動作することになる。
【0008】
しかし、高速で動作する半導体装置等では、半導体装置の微細化のため、従来より低い電圧で破壊するデバイスが増えてきている。そのため図2aに示すような静電破壊保護素子では、保護素子が動作する前に内部回路の回路素子が静電気により破壊されてしまうという問題が発生している。このような問題を解消するため、動作電圧が低い静電破壊保護素子が提案されている。
【0009】
一例として特許文献1の図5には、MOSトランジスタからなる静電破壊保護素子に隣接する位置に容量素子を配置し、静電破壊保護素子の動作電圧を低くする回路構成が開示されている。
【0010】
【特許文献1】
特開2001−144191号(図5参照)
【0011】
【発明が解決しようとする課題】
しかしながら従来提案されている静電破壊回路素子は、MOSトランジスタの他に容量素子が必要であり、構成する回路素子数が多くなってしまうという問題があった。本発明は1個の回路素子で同様の効果を奏することができる静電破壊保護素子を提供することを目的とする。
【0012】
【課題を解決するための手段】
上記目的を達成するため、請求項1に係る発明は、一導電型のエピタキシャル層が形成された半導体基板上に、該半導体基板と前記エピタキシャル層との間の一導電型の埋込層と前記エピタキシャル層表面から前記埋込層に達する一導電型の拡散層で構成されるコレクタ領域と、前記エピタキシャル層表面に形成された逆導電型の拡散領域からなるベース領域と、該ベース領域表面に形成された一導電型の拡散領域からなるエミッタ領域と、該エミッタ領域と前記ベース領域とを接続する第1の電極と、前記コレクタ領域に接続する第2の電極とからなる静電破壊保護素子を備え、内部回路を静電破壊から保護する半導体装置において、少なくとも前記ベース領域の一部を前記コレクタ領域を構成する前記一導電型の拡散領域に隣接して配置するとともに、該ベース領域の一部とコレクタ領域とを接近させ、前記第1の電極及び前記第2の電極間の印加電位が上昇したとき、内部回路より先に、前記静電破壊保護素子の前記コレクタ領域と前記ベース領域の一部とで構成されるPN接合に電流を流す構成としたものである。
【0013】
また請求項2に係る発明は、請求項1記載の半導体装置において、前記第1の電極及び前記第2の電極間の印加電位が更に上昇し、ベース領域に印加される電位が上昇したとき、前記静電破壊保護素子の前記エミッタ領域と前記ベース領域で構成されるPN接合に電流を流す構成としたものである。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の半導体装置は、静電破壊保護素子を内部回路を構成する素子より低い電圧で動作させるため、ベース領域の一部の構造を改良したものである。以下、詳細に説明する。
【0015】
図1に本発明の一実施例を示す。図1に示す本発明は、内部回路を構成するNPNバイポーラトランジスタあるいはMOSトランジスタと同時に、次のように形成される。なお、内部回路を構成するNPNバイポーラトランジスタは、従来例で説明した図2に示す構造とする。まずP型半導体基板1上にコレクタ領域の一部を形成するN+型埋込層2、分離領域の一部を構成するP+埋込層3のためのイオン注入を行い、その後、N型エピタキシャル層4を成長させ、N+型埋込層2とP+埋込層3を形成する。次にN型エピタキシャル層4表面から不純物を注入し、先に形成したP+埋込層3に達するP−拡散層6を形成することで分離領域を形成する。LOCOS酸化膜5を形成した後、不純物イオンを注入し、先に形成したN+型埋込層2に達するN型コレクタ領域7を形成する。このN型コレクタ領域7とN+型埋込層2とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、P型ベース領域8を形成する。露出する表面に内部回路のMOSトランジスタのゲート酸化膜と同時に、酸化膜9を形成する。エミッタ領域の形成予定領域の酸化膜9をエッチング除去した後、CVD法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線10を形成する。ポリシリコン配線10に含まれる不純物を、P型のベース領域8内に拡散させ、N型エミッタ領域11を形成する。ここまでの工程は、従来例と同じである。
【0016】
次にベース領域8に接続するベース取出領域を形成するため、酸化膜9をエッチング除去し、露出するN型エピタキシャル層4表面に不純物イオンを注入し、P+拡散層15を形成する。ここで、P+拡散層15は静電破壊から保護される内部回路を構成するNPNトランジスタのベース引出領域(P+拡散層12)より深くなるように形成する。このように形成することにより、P+拡散層15が、N+型埋込層2あるいはN型コレクタ領域7の少なくとも一方に接近するように形成することができる。
【0017】
以下、従来例と同様に、内部回路と同時に層間絶縁膜13を形成した後、それぞれN型コレクタ領域7、ベース領域に接続するP+拡散層12とN型のエミッタ領域11とを短絡するアルミニウム配線14a、14bを形成する。そして、アルミニウム配線14aを電源電圧電位に、アルミニウム配線14bを接地電位に接続することで、静電破壊保護素子を形成する。
【0018】
本発明の半導体装置では、内部回路を構成するバイポーラトランジスタのベース領域とコレクタ領域の間の寸法(間隙寸法)より、静電破壊保護素子を構成するベース領域とコレクタ領域の間の寸法(間隙寸法)の方が短いので、アルミニウム配線14a、14b間の印加電圧が上昇したとき、内部回路より先に、コレクタ領域(N型コレクタ領域7またはN+型埋込層2)とベース領域の一部を構成するP+拡散層15とからなるPN接合に電流が流れる。さらに印加電圧が上昇したときには、ベース領域に印加される電位が上昇したとき、静電破壊保護素子のP型ベース領域8とN型エミッタ領域11で構成されるPN接合に電流が流れる。本発明はこのように構成することによって、確実に静電破壊保護素子の方が低い電圧で動作することができる。また、従来の半導体装置に形成される静電破壊保護素子は、コレクタ側から見てエミッタ引出電極がベース引出電極より遠いため、ベース−エミッタ間のPN接合ダイオードが機能せず、大きな電流が流せなかったが、本発明の半導体装置では、コレクタ側から見てエミッタ引出電極をベース引出電極より近くにレイアウトしているため、ベース−エミッタ間のPN接合ダイオードが機能して大きな電流を流すことができる。
【0019】
具体的に本発明の静電破壊保護素子は、アルミニウム配線14aに過剰な負の電圧が印加された場合、N型エピタキシャル層4とP+拡散層15とのPN接合の順方向特性により静電気を接地電位に排出する。
【0020】
一方アルミニウム配線14aに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にPN接合の逆方向の電流が徐々に増加し、N型埋込層2に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、NPNトランジスタがオンし、アルミニウム配線14aからアルミニウム配線14bへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図1bに示す。
【0021】
一例として、N型エピタキシャル層4のエピ抵抗を1Ωcm以下、エピ厚を2μm以下とし、エミッタ領域11の周辺1μm離れた周囲をP+拡散層15で取り囲んで形成したとき、図1(b)に示すように従来より約10V動作電圧の低い静電破壊保護素子を形成することができた。エミッタ領域11の周囲をP+拡散層15で取り囲むのは、静電破壊保護素子に流れる電流値のバラツキが少なくなるためである。なお、本発明の目的である動作電圧を小さくするためには、必ずしもエミッタ領域11の周辺をP+拡散層15で取り囲む必要はなく、少なくともコレクタ領域に隣接する側にP+拡散層15を形成すればよい。
【0022】
図1bに示す本発明と図2bに示す従来例を比較すると明らかなように、静電破壊保護素子の降伏電圧が低くなり、確実に内部回路を保護することができる。
また、NPNトランジスタがオンした後は、大電流を流すことができる。
【0023】
なお本発明は、ベース領域とコレクタ領域の間の寸法を短くするため、ベース領域を深く形成することに限定されるものではなく、ベース領域とコレクタ領域間の間隙寸法を内部回路より予め短く設定しても良い。
【0024】
【発明の効果】
以上説明したように本発明では、回路素子1個で、動作電圧が低く、大きな静電気が印加した場合でも破壊しない静電破壊保護素子を形成することができる。
また本発明の静電破壊保護素子は、通常の半導体装置の製造方法により形成することができるため、歩留まりよく、簡便に形成することができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の一実施例を説明する図である。
【図2】従来のこの種の半導体装置を説明する図である。
【符号の説明】
1:P型半導体基板、2:N+型埋込層、3:P+型埋込層、4:N型エピタキシャル層、5:LOCOS酸化膜、6:P−拡散層、7:N型コレクタ領域、8:P型ベース領域、9:酸化膜、10:ポリシリコン配線、11:N型エミッタ領域、12:P+拡散層、13:層間絶縁膜、14a、14b:アルミニウム配線、15:P+拡散層
Claims (2)
- 一導電型のエピタキシャル層が形成された半導体基板上に、該半導体基板と前記エピタキシャル層との間の一導電型の埋込層と前記エピタキシャル層表面から前記埋込層に達する一導電型の拡散層で構成されるコレクタ領域と、前記エピタキシャル層表面に形成された逆導電型の拡散領域からなるベース領域と、該ベース領域表面に形成された一導電型の拡散領域からなるエミッタ領域と、該エミッタ領域と前記ベース領域とを接続する第1の電極と、前記コレクタ領域に接続する第2の電極とからなる静電破壊保護素子を備え、内部回路を静電破壊から保護する半導体装置において、
少なくとも前記ベース領域の一部を前記コレクタ領域を構成する前記一導電型の拡散領域に隣接して配置するとともに、該ベース領域の一部とコレクタ領域とを接近させ、前記第1の電極及び前記第2の電極間の印加電位が上昇したとき、内部回路より先に、前記静電破壊保護素子の前記コレクタ領域と前記ベース領域の一部とで構成されるPN接合に電流を流す構成としたことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記第1の電極及び前記第2の電極間の印加電位が更に上昇し、ベース領域に印加される電位が上昇したとき、前記静電破壊保護素子の前記エミッタ領域と前記ベース領域で構成されるPN接合に電流を流す構成としたことを特徴とする半導体装置。
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