JPH02501696A - 電界混雑を用いる仮想ｅｓｄ保護回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電界混雑を用いる仮想ＥＳＤ保護回路 背景 この開示は、集積回路チップのための静電放電保護回路（ＥＳＤ保護回路）に関 するものである。

基本的に集積回路チップの中では、分離した電線がその上にボンドされる大きい 金属パッドが設けられ、それによって入力信号がチップに送られ、出力信号がチ ップがら受取られ得る手段を提供する。それらの信号は、正常の動作状態の下で は、成る電圧の範囲内に制限される。典型的に、その電圧の範囲は±５ボルト、 または一層小さいがである。

しかし、静電電荷のため、パッド上の電圧は、短時間（たとえば、２．３ナノ秒 ）、１０００ボルトまたはそれ以上になり得る。

このような静電電荷はまず人の体に蓄積する。人体の等任回路に近似する簡単な 回路は、１５００オーム抵抗器に直列の１００ピコフアラツドキヤパシタである 。このキャパシタにたったｌＸｌ０−’クーロンの電荷を蓄積するだけで、それ を横切る電圧は１０００ボルトになる。この量の電荷は、正であれ負であれ、人 体にたやすく蓄積する。

その後、人がパッドかまたはパッドの接続されたプローブの付いた電線に接触す ると、電荷はパッドに転送される。

この電荷が集積回路上の接点パッドに転送されると、大きい電流がチップの上に 流れ得、そこでパッドに接続されているいかなるトランジスタも燃え切らす。そ れでこの問題を処理するために、種々の静的放電保護回路が先行技術において提 案されてきた。たとえば、米国特許第４，４８１．４２１号、第４，６０５．９ ８０号、第４，６８６゜６０２号を参照されたい。しかし、これらの特許の保護 回路およびその他の回路には重大な欠陥があった。

１つの問題は、以前に開示された保護回路はすべて、少なくともいくつかのチッ プ空間を占め、それはチップ上に残されている回路の利用できる空間を減すると いうことである。したがって、入力保護回路を構成する部品のサイズを縮小する 傾向がある。しかしそのことは、代わりに電流を運ぶ容量を減じ、入力保護部品 の直列抵抗を増すことになる。これは今度は本当のジレンマを提示する、すなわ ちもし部品が小さく作られすぎると、それは燃え切ってしまうし、もしそれが大 きく作られすぎるとあまりにもたくさんのチップ空間を占める。さらに、後に詳 細に示されるように、先行技術の保護回路は、静電電荷を蓄積する傾向のところ に位置しておらず、それでその電荷を取り除く効率は下げられる。

開示に従って、改善された静的放電保護を有する集積回路チップは、主表面を持 つ半導体基板と、表面に集積された複数個のトランジスタと、トランジスタおよ びルート入力信号をトランジスタに相互接続する、かつ外部のソーから入力信号 を受取るための金属パッドを含むバターシされた導体とを含み、改良点は金属パ ッドのすぐ下の表面に集積され、パッドを基板に接続し、その間に静電電荷を伝 導するそれぞれのダイオードを含む。この構造では、保護されてＡ）るトランジ スタにより使用されるものの上に、付加的なチップ空間が全く必要とされない、 なぜならばダイオードがパッドの下の常態では使用されないチップ空間に隠され ているからである。またこの構造では、金属パッドが本来的に大きくてボンディ ング電線を受取ることができるので、ダイオードは大きくなり得、そしてこのよ うにダイオードは、電流を運ぶ大きい容量かつ直列の小さい抵抗を持つ。好まし くは、金属パッドは、静電電荷を蓄積しやすい９０°またはそれ以下の鋭い角を 持ち、ダイオードはこれらの角の金属パッドのすぐ下に配置される。ダイオード は電荷が蓄積しやすいところに位置するので、それらは他のところに位置するよ りもその電荷を消散させることにおいてより効率的である。

図面の簡単な説明 種々の好ましい実施例が添付の図面と関連して、ここで詳細に説明される。

第１図は好ましい実施例を示す。

第２図は、第１図の実施例がどのように成る領域に静電電荷を蓄積し、そこでそ の電荷を消散させるかということレーションの結果を示す。

第４八図ないし第４Ｆ図は、第１図の実施例を製造するプロセスを図解する非常 に拡大された断面図である。

第５図は、第１図の実施例の修正された型を図解する。

第６図は、第５図のライン６−６に沿った断面図である。

詳細な説明 ここで第１図を参照すると、好ましい実施例が詳細に説明される。第１図におい て、参照番号１０は、３つのバイポーラトランジスタ１１ないし１３．２つの抵 抗器１４および１５、および電流源１６から成る論理ゲートを示す。

これらの部品１１ないし１６は単一の半導体チップの表面に集積され、そこでパ ターン化された導体に示されるように相互接続される。それらの導体１７の１つ は、トランジスタ１１のベースから、それもまたチップである直角の金属ポンデ ィングパッド１８に至る。バッド１８は、それによりチップの外部のソースから の入力信号が論理ゲート１０に与えられ得る接点を提供する。

正常の動作の状況の下では、バッド１８上の入力信号は、たとえば−０，８ボル トと−１，６ボルトといった成る予め定められた電圧範囲内に収まるように制限 される。入力信号が−０，８ボルトであるとき、電流源１６からの電流は、トラ ンジスタ１１を通過し、それでトランジスタ１３の出力電圧は高い。逆に、バッ ド１８上の入力信号が−１゜６ボルトであるとき、電流源１６からの電流はトラ ンジスタ１２を通過し、それでトランジスタ１３の出力電圧は低い。

しかしながら、発明の詳細な説明されたように、ｌ×１０−７クーロンのオーダ ーの静電電荷は、バッド１８上に積もり得て（ｃａｎ　ｂｅ　ｄｅｐｏｓｉｔｅ ｄ）、それによってバッドの電圧を著しく上昇したり下降したりする。

その電荷は、もしトランジスタ１１を通って導体１７を通過すると、トランジス タを燃え切らし得る。しかしこの発明では、この問題はバッド１８の４つの９０ ０の角のすぐ下に４つのダイオード１９ないし２２を組入れることにより軽減さ れる。これらのダイオードの各々は、バッド１８に接するＮ＋領領域およびＮ１ 領域および下にあるＰ−半導体基板に接するＰ＋領域に含まれる。

動作において、大量の負の電荷がバッド１８に静電的に積もると、ダイオード１ ９ないし２２は順方向にバイアスされ、この電荷を基板に伝導する。逆に、大量 の正の電荷がバッド１８に静電的に積もると、ダイオード１９ないし２２は壊れ 、この電荷を基板に伝導する。電源（図示されない）は、集積回路チップの基板 にＤＣバイアス電圧を与えるために常に使用され、その電源はまた基板から静電 電荷を取り除く。

上記構造の１つの重要な特徴は、もし静的放電保護が全く与えられなかったら別 な方法で使用されるであろうものの上に、ダイオード１９ないし２２が付加的な チップ空間を全くとらないということである。チップ空間は貴重であるので、こ れは重要なことである。チップの上にできるだけたくさんの論理ゲートを置くこ とはしばしば望ましく、バッド１８の外部に静的放電保護回路を付加することは 、その目標を妨げる、なぜなら保護回路およびバッドへの相互接続の両方が、貴 重なチップ空間をとるからである。

上記構造のもう１つの重要な特徴は、バッド１８が大きくならざるを得ないので 、ダイオード１９ないし２２は非常に大きく作られ得るということである。その バッドは、少なくともボンディング電線と同じぐらい幅がなければならず、それ は常に少なくとも５０マイクロメーター×５０マイクロメーターなのでそれはつ ぶれない。好ましくは、ダイオード１９ないし２２の各々は、少なくとも１０マ イクロメーター×１０マイクロメーターである（それに対して１つのバイポーラ トランジスタは、典型的にたった２マイクロメーター×４マイクロメーターであ る。）ダイオード１９ないし２２は、小さすぎないということが大切である、な ぜならそれらの電流を運ぶ容量はその断面積に比例し、その直列の抵抗はその断 面積に反比例するからである。

小さすぎるダイオードは燃え切り、および／またはその直列抵抗のために電流が トランジスタ１１を流れるように強制する。

上記構造のさらにもう１つの特徴は、ダイオード１９ないし２２は鋭い角に位置 し、そこが静電電荷が蓄積しやすいところである。それは避雷針の原理である。

このように、ダイオードは、それが単にバッド１８の外部に位置し、導体１゛７ に取付けられる場合に比べ、電荷を取り除くのに、より効果的である。これは、 電界線２３が、バッド１８の角に地図的に示される第２図に図解されている。こ のような電界線は、角で混雑しやすく、電荷密度は電界線間の距離に反比例する 。

ここで第３図に移ると、第１図の回路のコンピュータシミニレ−ジョンの結果が 記述される。このシミュレーションを描くために、５ＰＩＣＥと呼ばれる一般に 入手可能なコンピュータプログラムが用いられた。抵抗器１４および１５が各々 ＩＫオームにセットされ、電流源１６はＶＥＥに対し５００オームの抵抗を持ち 、トランジスタ１１および１２は、各々５００オームの寄生（的な）コレクター サブストレート抵抗を持ち、４つのダイオード１９ないし２２の各々の直列抵抗 は、８０オームにセットされ、バッド１８の寄生（的な）容量は、５ピコフアラ ツドにセットされた。またこのシミュレーションでは、静電電荷が、１０００ボ ルトにまで充電された１００ピコフアラツドキヤパシタから１５００オーム抵抗 器を通ってバッド１８に蓄積する。（この回路は、背景で説明されたように、人 体をシミュレートする。） 第３図において、曲！３０ａは、４つのダイオード１９ないし２２を通過するミ リアンペアの電流を示し、曲線３０ｂは、トランジスタ１１のベースに流れ込む 電流を示す。

比較すると、曲線３１は、ダイオード１９ないし２２が除去されるとき、トラン ジスタ１１のベースを通過する電流を示す。曲線−３１と３０ｂを比較すると、 ダイオード１９ないし２２は、トランジスタ１１を流れる静電放電電流を７０％ 以上下げることがわかる。

このシミュレーションにおいては、ポンディングパッド１８の角における電界混 雑の効果は考慮にすら入れられなかったということは注目される。その付加的要 因を考慮に入れると、ダイオード１９ないし２２を流れる電流は、曲線３２ｇに 示されるように増加し、トランジスタ１１のベースに流れ込む電流は、曲線３２ ｂに示されるように減少、する。また、曲線３２ａと３２ｂが時間０の近くで示 すように、角のタイオードは、電荷がトランジスタ１１に達するまでに電荷を伝 導する、なぜならダイオードが電荷が蓄積するところに位置するからである。こ れは代わりに、トランジスタ１１を流れるピーク電流を下げる。

また比較のために、第１図の回路は、ダイオード１９ないし２２が除去され、バ ッド１８の外側に置かれて導体１７に接続される単一の８０オームのダイオード に置換された状態でシミュレートされる。曲線３３ａは、このシミュレーション が発生したトランジスタ１１のベースを流れる電流を示し、曲線３３ｂは、単一 のダイオードを流れる電流を示す。ここでは２つの電流はほぼ等しく、ダイオー ドとトランジスタ１１を通って同時に伝導が起こる、なぜならどちらも電荷が蓄 積するところに位置しないからである。

次に、第１図の構造を製作する好ましい工程が、第４Ａ図ないし第４Ｆ図に関連 して記述される。この工程はすべてのトランジスタのためにＮ＋活性領域４２を 規定するマスク４１が上に配置されるＰ−基板４０で開始される。すべての領域 ４２は、第４Ａ図に指示されるように、マスク４１を通してＮ＋をドープされる 。

その後、トランジスタ領域４２をお互いに分離するチャネルストップ領域４４と 、ダイオード１９ないし２２のすべてのためのＰ＋領域４５との両方を規定する もう１つのマスク４３が基板４０上に配置される。これらの領域４４と４５は、 第４Ｂ図に示されるようにマスク４３を通してＰ＋がドープされる。

その後、第４Ｃ図に示されるように、Ｎ−がドープされたエビ層４６が、全サブ ストレートの上に形成される。このエビ層は、第４Ｄ図に示されるように、それ からマスク４７によってパターン化され、エビ層の部分４６ａは各トランジスタ のコレクタ領域の上に残り、部分４６ｂはエミッタおよび各トランジスタのベー ス領域に残り、部分４６Ｃはダイオード１９ないし２２の各々の上に残る。

その後、フィールド酸化物４８が、領域４６ａ　ｓ　４６　ｂ　ｓおよび４６ｃ との間で成長し、第４Ｅ図はこのステ・ツブの結果を示している。その後、もう １つのマスク４るが第４Ｅ図の構造上に配置され、それはちょうど各トランジス タのコレクタ領域４６ｇおよびダイオード領域４６ｃを露出する。第４Ｆ図に示 されるように、これらの領域は、それからＮ＋をドープされる。

その工程のこの時点で、ダイオード１９ないし２２のすべては、完全に製造され る。残るは、領域４６ｂにトランジスタのエミッタを形成することと、各ポンデ ィングパッド１８およびポンディングパッドとトランジスタのベース、コレクタ 、およびエミッタとの間の相互接続を規定するパターン化された導体を形成する ことだけである。

上記工程の重要な特徴は、トランジスタそのものを製造するのに要求されるもの に対し、付加的なステップは全く達成される必要がないということである。必要 とされるのは、マスク４３および４９がチャネルストップ領域およびコレクタ領 域だけでなく、ダイオード１９ないし２２を規定するように、マスク４３および ４９に対する修正だけである。

上記工程のさらにもう１つの特徴は、ダイオード１９ないし２２の接合は本来的 に大量にドープされるということである。なぜならダイオードと同時に形成され るチャネルストップ領域およびコレクタ領域は、それぞれが良い分離と低い抵抗 を与えるために大量にドープされないといけないからである。しかしダイオード １９ないし２２においては、大量のドーピングは低いブレイクダウン電圧を発生 す例するからである。したがって、ダイオードは、正と負の両方の電荷から入力 トランジスタを保護する。

好ましい実施例がここで詳細に記述された。しかし、加えて、多くの変更と修正 が、この発明の性質と精神から逸脱することなく、これらの細部についてなされ 得る。

たとえば、第５図と第６図が図解するように、数個の付加的なダイオード６０が バッド１８の周辺に沿った４つの角のダイオード１９ないし２２の間に付加され 得る。これらのダイオード６０の各々は、ちょうどダイオード１９ないし２２の ように、Ｐ＋領域４５およびＮ＋領域４６ｃで作られるだろう。これらの付加的 なダイオード６０の１つ。

の特徴は、４つの角のダイオード１９ないし２２上で、直列の抵抗を下げ、電流 容量を増加するということである。

加えて、ダイオード６０は、第４Ｆ図の端縁６１のように、Ｎ＋Ｐ＋接合におい て多くの鋭い端縁を与える。ブレイクダウンは鋭い端縁６１で起こりがちなので これは重要である。多数の端縁を与えることは、端縁６１を流れる電流密度を下 げ、かつ各端縁のＮＡＰ＋接合のバーンアウトを妨げる。また、バッド１８の周 辺にダイオード６０を置くことにより、フィールド酸化物４８はバッドの中心部 分の下に残る。バッド１８がテストプローブに触れる、または電線ボンディング 動作の間に圧力の下に置かれるとき、フィールド酸化物はバッド１８が下にある 基板にショートすることから守るので１．これは重要である。

また、もう１つの修正として、そこから静電電荷が転換されつつある論理ゲート １０の構造は、完全に変化し得る。

たとえば、ゲート１０は、ＰＮＰ）ランジスタ、ＮＭＯＳトランジスタ、または ＣＭＯＳ）ランジスタで作られる従来の論理ゲートであり得る。ＰＮＰ　）ラン ジスタの場合、第４Ａ図ないし第４Ｆ図におけるすべてのＮタイプのドーピング は、Ｐタイプになるだろうし、逆もまた同様である。

さらにもう１つの修正として、種々の材料がパッド１８を組立てるのに使用され 得ることが理解される。良い電気的導体であれば、十分である。また、パッド１ ８は、チップがもう１つの基板に取付けられ得、かつその２つの間に何の分離し た電線なしにそれから入力信号を受取ることができるタイプの半田の隆起部を持 ち得る。

したがって、この発明は上記の詳細に限られることなく、添付のクレームにより 規定されるということが、理解されるであろう。

−Ｌで、４Ｄ 国際調査報告 国際調査報告

Claims (11)

【特許請求の範囲】
1. １．改善された静的放電保護を有し、 主表面のある半導体基板と、 前記表面に集積された複数個のバイポーラトランジスタと、 前記バイポーラトランジスタおよびルート入力信号を前記バイポーラトランジス タの選択されたもののベースに相互接続するパターン化された導体とを含み、前 記パターン化された導体は、外的ソースとして前記入力信号を受取るための金属 パッドを含み、前記金属パッドを前記基板に接続し、かつ静電電荷をその間に伝 導するそれぞれのダイオードが、前記パッドのすぐ下の前記表面に集積される集 積回路チップ。
2. ２．前記金属パッドの各々が、鋭角の角を持ち、前記ダイオードのそれぞれが前 記角に配列される請求項１に記載の集積回路チップ。
3. ３．各パッドが９０°の４つの角を持ち、それぞれのダイオードが各角の位置す る請求項１に記載の集積回路チップ。
4. ４．複数個の前記ダイオードが、その周辺に沿って各バッドの下に位置する請求 項１に記載の集積回路チップ。
5. ５．前記トランジスタがチャネルストップによりお互いに分離され、前記ダイオ ードが、前記チャネルストップおよび前記トランジスタのコレクタをパターン化 （をも）する２つのマスクによってパターン化されるＰ＋Ｎ＋接合である請求項 １に記載の集積回路チップ。
6. ６．前記パッドの各々が少なくとも５０μｍ×５０μｍであり、かつ前記ダイオ ードの各々が少なくとも１０μｍ×１０μｍである請求項１に記載の集積回路チ ップ。
7. ７．改善された静的放電保護を有し、 主表面のある半導体基板と、 前記表面に集積された複数個のトランジスタと、前記トランジスタおよびルート 入力信号を前記トランジスタの選択されたものに相互接続するパターン化された 導体とを含み、 前記パターン化された導体は外的ソースとして前記入力信号を受取るためのパッ ドを含み、 前記パッドを前記基板に接続し、かつ静電電荷をその間に伝導するそれぞれのダ イオードが、前記パッドのすぐ下の前記表面に集積される集積回路チップ。
8. ８．前記トランジスタがバイポーラトランジスタである請求項７に記載の集積回 路チップ。
9. ９．前記トランジスタがＮＭＯＳトランジスタである請求項７に記載の集積回路 チップ。
10. １０．前記トランジスタがＣＭＯＳトランジスタである請求項７に記載の集積回 路チップ。
11. １１．前記パッドの各々が鋭い角を持ち、前記ダイオードのそれぞれがその下に 配置される請求項７に記載の集積回路チップ。