JPS61156856A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置に係り、特に＾耐圧化された内部回
路素子とその入出力端子の保護素子とからなる半導体装
置の拡散領域の構造に関するものである。

〔発明の技術的背景〕

通常の半導体装置は種々の回路構成を実現する内部回路
と、この内部回路を構成する回路素子を保護するための
保護素子とを有している。そしてこの保護素子は、内部
回路の入出力端子に直接接続されるような構成となって
いる。

第４図は従来装置の一例に係る半導体装置の断面図を示
したもので、０ＭＯ８構造を持つ内部回路とそれに対す
る入力部分の保護素子の構造を示したものである。Ｎ型
基板６上に設けられたＰ型のウェル層５内に保護素子９
が形成される。この場合、保護素子９はゲートつきダイ
オード１３として形成され、保護素子９のゲート電極４
は高濃度Ｐ型拡散層７を介してウェル層５と共通接続さ
れ接地される。

一方、入力端子１は内部抵抗２を介してウェル層５内に
設けられたＮ型拡散層３に接続される。

高濃度のＰ型拡散層７はＧＮＤ　（接地）線に接続され
、内部抵抗２には２個のインバータからなる内部回路８
が接続されている。このように内部回路素子８の保護素
子９はアノードがゲート電極４とともに接地され、カソ
ードが内部回路素子８の入力側端子に接続された構造と
なっている。

ここで入力端子１に過大なノイズが加えられると、ゲー
ト電極４とＮ型拡散層３との間に電界が集中してブレー
クダウンがおこり、従って内部回路素子８に過大なノイ
ズが入力されることがなくなる。

しかしながら′近年、トランジスタのソースドレイン間
の高耐圧化、特にＮチャネルトランジスタの高耐圧化が
行なわれるようになってきた。゛そのため第４図に示す
ように、高耐圧化のためにＮ型拡散層１３に隣接して低
濃度のＮ型拡散層１３ａが設けられている。このように
すればソースドレイン間の高耐圧化が実現できる。

高耐圧化が望まれるようになった背景は、近年の大規模
集積回路（ＶＬＳＩ）はその加工精度が１．５ミクロン
近傍まで縮小しているのに比べて、電源電圧は低減され
ずに従来のまま保たれているためである。このように、
ｖｘｍ’ｉａ圧が固定されたままでトランジスタのゲー
ト寸法を１．５ミクロン位まで縮小化すると、トランジ
スタのドレイン近傍で電界強度が増大して衝突電離をお
こす。この場合、生成された電子や正孔はゲート絶縁膜
に注入されてトランジスタ特性を劣化させたり、基板に
放出されて基板電流となり、トランジスタのブレークダ
ウンや０ＭＯ８でのラッチアップをおこす。そこでＬＤ
Ｄと称する高耐圧構造のトランジスタの使用がおこなわ
れるようになった。ここでＬＤＤとはＬｉｇｈｔｌｙ　
　１ｏｏｐｅｄ　　　Ｄｒａｉｎの略で、従来のドレイ
ン層に隣接してこれよりも低濃度の同一導電型の不純物
層を設けたものである。具体的には、第４図に示される
ように高濃度拡散領域１３を低濃度領域１３ａに隣接さ
せる構成のものである。

このようにドレイン構造としてＬＤＤを採用することに
より、ＶＬＳ　Ｉを構成する内部回路素手の高耐圧化が
実現され、前述したようなドレイン近傍での衝突電離は
少なくなり、高信頼性のＶＬＳＩが実現できるようにな
った。

〔背景技術の問題点〕　・ しかしながらＬＤＤ構造を内部回路素子８のドレイン構
造として持つ場合には、第４図に示すように入出力端子
に直接接続される保護素子９のカソード構造もＬＤＤ構
造となってしまう。保護素子がＬＤＤ構造となってしま
うと前述したブレー。

クダウン電圧が高くなり、従って保護素子としての機能
を果さなくなる。このようなことから、内部回路素子に
ドレイン構造としてＬＤＤ構造を有する゛半導体装置で
は、その保護素子の構造を内部回路素子の構造と異なっ
たものにしなければならない。

上述のようにチャンネルゲート長が１．５ミクロン近傍
のＶＬＳＩを考える場合には、使用電源電圧を固定した
場合も高信餠性が得られるようにその内部回路素子に使
用されるドレイン構造は高耐圧化されなければならない
が、同時に入出力端子からの入出力ノイズに対し、一定
のレベルにこれを制限するような保護素子が必要となる
。

〔発明の目的〕

本発明は上述の如き問題点を解消するためになされたも
ので、内部回路素子の高信頼性と、入出力端子に直接接
続される保護素子の保護機能とを両立させるような構造
を有する半導体装置を提供することを目的とする。

〔発明の概要〕

上記の目的を構成するため本発明は、内部回路゛素子の
ための保護素子のカソードを高濃度の第１拡散領域のみ
で構成した。半導体装置を提供するものである。さらに
本発明は、保護素子のカソードを第１拡散領域と、これ
に隣接しこれと同一導電型で低濃度の第２の拡散領域と
、これらの直下に隣接して形成された反対導電型で高濃
度の第３の拡散領域で構成した半導体装置をも提供する
ものである。

（発明の実施例） ゛　通常、半導体装置に用いられるトランジスタのソー
スあるいはドレイン層をＬＤＤ型の構造にした場合には
、たとえばＮ型拡散層にそれを適用するときには、上述
のように半導体装置の全てのＮ型拡散層がＬＤＤ構造と
なってしまう。そこで最も簡単に内部回路素子の高信頼
性と保護素子の保護機能とを両立させるためには、内部
回路素子には従来通りＬＤＤ構造のＮ型拡散層を設け、
保護素子のカソード構造に単純なＮ型拡散層を使用する
ようにすればよい。

第１図は本発明の一実施例の断面構造図である。

なお以下の図面の説明において第４図に示したと同一部
分には同一符号を付する。

保護素子９のカソード構造を構成する拡散層のみを単純
なＮ型拡散層３にする。１．５ミクロン近傍の加工精度
で製造されるＶＬＳ　Ｉのような半導体装置では、この
ような単純なＮ型拡散層３をゲート付きダイオード９ａ
、９ｂのブレークダウン電圧は６〜７ｖとなる。なおこ
の場合の半導体装置の他の部分のパラメータは、例えば
Ｎ型拡散層３の深さが０．２ミクロン、ゲート付きダイ
オード９ａ、９ｂのゲート膜厚が２５０Ａ、ウェル層５
の表面不純物濃度がｌＸ１０１６〜１×１０１７３−３
である。従って、１．５ミクロン近傍のゲート長が用い
られる半導体装置では、第１図のように単純なＮ型拡散
層構造をカソード構造として持つゲート付ダイオードで
十分に保護素子としての機能が果せる。

このように保護素子部には高濃度の拡散領域のみを持た
せ、内部回路素子部には高濃度の拡散領域に隣接して低
濃度の拡散領域を持つように構成することにより、静電
耐圧向上と信頼性向上との両方の特徴を持たせることが
できる。

第２図は本発明の他の実施例の断面構造図である。この
実施例に示す構造は、保護素子部と内部回路素子との両
方にＬＤＤ構造を採用した場合に適゛用できる。このよ
うな構造の場合には、保護素子部のみに高濃度の反対導
電型すなわちこの場合にはＰ型拡散層３ｂをＮ型拡散層
３の直下に隣接して設ける。このように、ダイオード９
ａ、９ｂのカソード構造にＬＤＤ型拡散拡散層えて反対
導電型の高濃度拡散層を隣接して設けると、ダイオード
９ａ、９ｂの耐圧は高濃度Ｎ型拡散層３と高濃度のＰ型
拡散層３ｂとの間で決る。ところでこの値は、高濃度の
反対導電型の拡散層同士が接触しているため極めて低い
値となる。

従って、第１図に示した実施例と同様に耐圧を低くする
ことができる。このため第２図に示すような構造を採用
した場合でも、第１図の実施例と同様の効果を奏する。

なお、高濃度のＰ型拡散［！３ｂは、例えばボロン（Ｂ
）を高エネルギーでイオン注入することにより形成する
ことができる。しかし、第２図に符号２０で示す如く他
の工程で別途Ｐ＋領域を基板内部に形成する際に、同時
にＰ型拡散層３ｂを形成するようにすれば、工程の増加
を招くことはない。

第３図は１．５ミクロンのゲート長を有するトランジス
タを用い゛た半導体装置において、保護素子部での静電
耐圧の実測データを示したものである。

従来型の構造では全てのＮ型拡散層がしＤＤ型の構造と
なっているため、その耐圧は１００Ｖ〜１５０■位に分
布しており、静電破壊耐圧の値としては不十分である。

しかし第１図に示した実施例のように、−入出力端子に
接続される保護素子部を多層構造とせず、低濃度Ｎ型拡
散層のみにょっ　　゛て形成（ＬＤＤ型としない）する
場合には、その耐圧は３００Ｖ〜４００ｖに分布し十分
満足できる耐圧値を示している。

なお第２図に示すような構造の場合にも、第３図に示し
たと同様の静電耐圧の実測データが得られている。

〔発明の効果〕

以上の如く本発明では、内部回路素子部と保護素子部と
の構造を異ならせて半導体装置を構成するようにしたの
で、例えば内部回路のＮチャネルトランジスタが１．５
ミクロン以下の短チヤネルゲートであっても、例えば従
来の５■単一電源で信頼性ある動作をし、しかも入出力
端子の保護機能も十分な半導体装置を得ることができる
。

５．５■電源電圧下で１．２ミクロン以下のトランジス
タを持つ半導体装置では、約１００年間の動作を保証で
きるというデータを得ている。

【図面の簡単な説明】

第１図は本発明の一実施例の断面構造図、第２図は本発
明の他の実施例の断面構造図、第３図は静電耐圧の実測
データを示す特性図、第４図は従来装置の断面構造図で
ある。 １・・・入力端子、３．１３・・・高Ｓ度Ｎ型拡散層、
３ａ、１３ａ・・・低濃度Ｎ型拡散層、３ｂ・・・高濃
度Ｐ型拡散層、８・・・内部回路素子、９・・・保護素
子、９ａ、９ｂ・・・ゲート付ダイオード。

Claims (1)

1. 【特許請求の範囲】 １、高濃度の第１拡散領域とこの第１拡散領域に隣接し
   かつこの第１拡散領域と同一導電形で低濃度の第２拡散
   領域とをドレイン構造として有する内部回路素子と、前
   記ドレイン構造とは異なる位置にある前記第１拡散領域
   をダイオードのカソード構造として含む前記内部回路素
   子の保護素子とを備える半導体装置において、前記保護
   素子のカソードが前第１拡散領域のみで形成されること
   を特徴とする半導体装置。 ２、高濃度の第１拡散領域とこの第１拡散領域に隣接し
   かつこの第１拡散領域と同一導電形で低濃度の第２拡散
   領域とをドレイン構造として有する内部回路素子と、前
   記ドレイン構造とは異なる位置にある前記第１拡散領域
   をダイオードのカソード構造として含む前記内部回路素
   子の保護素子とを備える半導体装置において、前記保護
   素子のカソードが前記第１拡散領域とこの第１拡散領域
   に隣接する第２拡散領域とを含み、さらにこの第１およ
   び第２拡散領域の直下に隣接して形成された高濃度で反
   対導電形の第３拡散領域とによつて形成されることを特
   徴とする半導体装置。 ３、前記第１、第２拡散領域がＮ形で、前記第３拡散領
   域の不純物濃度が１×１０＾１＾７ｃｍ＾−＾３以上で
   ある特許請求の範囲第２項記載の半導体装置。