JP5186868B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、同一の半導体基板にＩＧＢＴとダイオードが形成されてなる半導体装置及びその製造方法に関するものである。
従来、同一の半導体基板にＩＧＢＴとダイオードが形成されてなる半導体装置の一例として、特許文献１に示されるものがあった。
特許文献１には、一方の面にはトランジスタセルとダイオードセルとが形成されると共に、外周部の裏面側には、例えば、ダイオードのカソード（Ｎ＋）とＩＧＢＴのコレクタ（Ｐ＋）とを配置する例が示されている。
米国特許第７１１２８６８号明細書
しかしながら、特許文献１に示されるような半導体装置は、ＩＧＢＴ動作時には外周のコレクタ（Ｐ＋）からホールが注入される。したがって、内部のＩＧＢＴより外周付近のＩＧＢＴはより多くの電流が流れる。さらに、スイッチ動作時には外周に蓄積されたホールがＩＧＢＴセルに向かって移動することになり、周辺のＩＧＢＴ域はより多くの電流が流れ、スイッチの破壊耐量が周辺で弱くなるという問題があった。
同様に、外周にカソード（Ｎ＋）があるとダイオード動作時には内部のダイオードより、外周付近のダイオードはより多くの電流が流れる。また、逆回復動作時には、外周に蓄積されたホールを排出するためリカバリ破壊耐量が低下するという問題があった。
本発明は、上記問題点に鑑みなされたものであり、同一の半導体基板にＩＧＢＴとダイオードが形成されてなる半導体装置においてスイッチ破壊耐量を向上できると共に、ダイオードのリカバリ破壊耐量を向上できる半導体装置及びその製造方法を提供することを目的とする。
上記目的を達成するために請求項１に記載の半導体装置は、ＩＧＢＴとダイオードが、同じ第１導電型の半導体基板に形成されてなる半導体装置であって、半導体基板は、ＩＧＢＴとダイオードとが形成される素子領域と、素子領域を囲うように形成される高耐圧化領域とを含み、素子領域は、半導体基板の主面側の表層部に、ＩＧＢＴのトレンチゲートと、ＩＧＢＴのチャネル形成領域となる第２導電型の第１半導体領域と、ＩＧＢＴのエミッタ領域となる第１導電型の第２半導体領域と、ダイオードのアノード領域となる第２導電型の第３半導体領域とが形成され、半導体基板の裏面側の表層部に、第１導電型からなる電界緩和用のフィールドストップ層と、このフィールドストップ層の裏面にＩＧＢＴのコレクタ領域となる第２導電型の第４半導体領域と、ダイオードのカソード領域となる第１導電型の第５半導体領域とが形成され、高耐圧化領域は、半導体基板の主面側の表層部に、第２導電型のガードリングが形成され、半導体基板の裏面側の表層部には、素子領域に形成されたフィールドストップ層よりも厚い、第１導電型からなる電界緩和用のフィールドストップ層のみが形成されていることを特徴とするものである。
このようにすることによって、ＩＧＢＴ動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にホールを注入するコレクタがないためホールが注入されない。従って、ホールの蓄積が起こりにくいことから、高耐圧化領域における電流集中が起こらず、スイッチ破壊耐量を向上させることができる。
同様に、ダイオード動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にカソードが無いことから電子が注入されにくいので、電子と中和させるホールも高耐圧化領域に溜まり難い。従って、ダイオードのリカバリ動作時に、高耐圧化領域にホールによる電流集中は起こらず、リカバリ破壊耐量を向上させることができる。
また、請求項２に示すように、半導体基板の裏面側の表層部において、第４半導体領域と、第５半導体領域と接触し、高耐圧化領域を除く位置に形成される裏面電極を備えるようにしてもよい。
このように、高耐圧化領域の裏面側には、第４半導体領域（コレクタ領域）と第５半導体領域（カソード領域）のみならず、裏面電極も形成されないので、高耐圧化領域に流れる電流をより一層削減することでさらに破壊耐量（スイッチ破壊耐量、リカバリ破壊耐量）を向上させることができる。
また、上記目的を達成するために請求項３に記載の半導体装置の製造方法は、ＩＧＢＴとダイオードが、同じ第１導電型の半導体基板に形成されてなる半導体装置の製造方法であって、半導体基板は、ＩＧＢＴとダイオードとが形成される素子領域と、素子領域を囲うように形成される高耐圧化領域とを含み、素子領域における半導体基板の主面側の表層部にＩＧＢＴのトレンチゲートを形成する第１工程と、素子領域における半導体基板の主面側の表層部にＩＧＢＴのチャネル形成領域となる第２導電型の第１半導体領域を形成する第２工程と、素子領域における半導体基板の主面側の表層部にＩＧＢＴのエミッタ領域となる第１導電型の第２半導体領域を形成する第３工程と、素子領域における半導体基板の主面側の表層部にダイオードのアノード領域となる第２導電型の第３半導体領域を形成する第４工程と、高耐圧化領域における半導体基板の主面側の表層部に第２導電型のガードリングを形成する第５工程と、素子領域及び高耐圧化領域における半導体基板の裏面側の表層部に第１導電型からなる電界緩和用のフィールドストップ層を形成する第６工程と、フィールドストップ層内にＩＧＢＴのコレクタ領域となる第２導電型の第４半導体領域とダイオードのカソード領域となる第１導電型の第５半導体領域とを形成する第７工程と、高耐圧化領域においてフィールドストップ層を残しつつ第４半導体領域と第５半導体領域とを除去する第８工程とを備えることを特徴とするものである。
このようにすることによって、高耐圧化領域における半導体基板の裏面側の表層部には、第１導電型からなる電界緩和用のフィールドストップ層のみが形成される半導体装置を製造することができる。このような半導体装置は、ＩＧＢＴ動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にホールを注入するコレクタがないためホールが注入されない。従って、ホールの蓄積が起こりにくいことから、高耐圧化領域における電流集中が起こらず、スイッチ破壊耐量を向上させることができる。
同様に、ダイオード動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にカソードが無いことから電子が注入されにくいので、電子と中和させるホールも高耐圧化領域に溜まり難い。従って、ダイオードのリカバリ動作時に、高耐圧化領域にホールによる電流集中は起こらず、リカバリ破壊耐量を向上させることができる。
つまり、請求項３に示すようにすることによって、スイッチ破壊耐量及びリカバリ破壊耐量が向上した半導体装置を製造することができる。
以下、本発明の実施形態を図に基づいて説明する。
図１は、本発明の実施の形態における半導体装置の概略構成を示す断面図である。図１に示すように、本実施形態に係る半導体装置１００は、トレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴ（Insulated Gate Bipolar Transistor）とＦＷＤ（Free Wheeling Diode）を同一の半導体基板に形成してなるものである。より具体的には、本実施の形態における半導体装置は、インバータモジュールに使われるダイオード内蔵電力スイッチング素子（Reverse Conducting IGBT）に適用されるものである。
つまり、本実施形態に係る半導体装置１００のＩＧＢＴは、スイッチング素子として用いられ、ＦＷＤは、ＩＧＢＴのオフ中にモータに流れる電流を迂回還流させ、モータを流れる電流自体がＩＧＢＴのスイッチングにより変化しないようにしている。より具体的には、直流電源とモータを繋ぎ、モータに電圧を印加していたＩＧＢＴがオフすると、モータを流れていた電流がモータのＬに蓄積されているエネルギーによりＦＷＤを通って直流電流を逆流し、モータは、逆の直流電圧が印加されているのと等価な状態となる。これによって、モータの電流はＩＧＢＴのスイッチングにより急激に遮断することがないため、直流電源からスイッチングにより実質的に交流電圧を給電することができる。インバータモジュールは、この様な動作を行うため、ＩＧＢＴとは逆直列に、即ち、あるＩＧＢＴと対になるＩＧＢＴに対して逆並列に接続されたＦＷＤを必要とする。
半導体基板１０１は、ドリフト層となるＮ導電型（Ｎ−）のＦＺウエハであり、例えば濃度が１×１０Ｅ１４ｃｍ−３程度である。また、半導体基板１０１は、ＩＧＢＴとＦＷＤ（ダイオード）とが形成される素子領域（図１のＩＧＢＴ、ＦＷＤ領域）と、素子領域を囲うように形成される高耐圧化領域（図１の外周ガードリング領域）とを含む。つまり、高耐圧化領域は、素子領域以外の領域である。そして、半導体基板１０１の第１主面側表層（主面側の表層部）には、素子領域において、第１半導体領域であるＰ導電型（Ｐ）のチャネル領域１０２が選択的に形成されている。
チャネル領域１０２には、半導体基板１０１の第１主面（主面側）よりチャネル領域１０２を貫通し、底面が半導体基板１０１に達するトレンチが選択的に形成されている。本実施形態においては、直径略１μｍ、深さ略５μｍのトレンチが形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜（例えば酸化膜）を介して、トレンチ内に例えば濃度が１×１０Ｅ２０ｃｍ−３程度のポリシリコンが充填されトレンチゲート１０３が構成されている。
また、チャネル領域１０２には、トレンチゲート１０３の側面部位に隣接して、第１主面側表層に第２の半導体領域であるＮ導電型（Ｎ＋）のエミッタ領域１０５が選択的に形成されている。本実施形態において、エミッタ領域１０５は、厚さ０．５μｍ程度、濃度が１×１０Ｅ１９ｃｍ−３程度である。そして、エミッタ領域１０５は、例えばアルミニウム系材料を用いて構成されたエミッタ電極１０６と電気的に接続されている。
また、チャネル領域１０２には、第１主面側表層に第３の半導体領域であり、エミッタ電極１０６と電気的に接続されるＰ導電型（Ｐ＋）のコンタクト領域１０４が選択的に形成されている。この、コンタクト領域１０４は、ＦＷＤのアノード兼ＩＧＢＴのボディー領域である。本実施形態において、コンタクト領域１０４は、厚さ０．８μｍ程度、濃度が１×１０Ｅ１９ｃｍ−３程度である。
ＩＧＢＴ、ＦＷＤの形成領域における半導体基板１０１の第２主面側表層（裏面側の表層部）には、第４半導体領域であるＰ導電型（Ｐ＋）のコレクタ領域１０８が選択的に形成されている。本実施形態において、コレクタ領域１０８は、厚さ０．５μｍ程度、濃度が１×１０Ｅ１８ｃｍ−３程度である。また、ＩＧＢＴ、ＦＷＤの形成領域における半導体基板１０１の第２主面側表層には、コレクタ領域１０８の形成範囲を除いて、第５半導体領域であるＮ導電型（Ｎ＋）のカソード領域１０７が選択的に形成されている。本実施形態において、カソード領域１０７は、厚さ０．５μｍ程度、濃度が１×１０Ｅ１８ｃｍ−３程度である。そして、コレクタ領域１０８及びカソード領域１０７は、例えばアルミニウム系材料を用いて構成された裏面電極（コレクタ電極）１１４と電気的に接続（接触）されている。
また、本実施形態においては、図１に示すように、ドリフト層としての半導体基板１０１とコレクタ領域１０８及びカソード領域１０７との間に、Ｎ導電型（Ｎ−）のフィールドストップ層１０９が形成されている。このようにトレンチゲート構造のＩＧＢＴとして、空乏層を止めるフィールドストップ層１０９を備えたＩＧＢＴを採用すると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体基板１０１（半導体装置１００）の厚さを薄くすることができる。したがって、過剰キャリアが少なく、空乏層が伸びきった状態での中性領域の残り幅が少ないため、ＳＷ損失を低減することができる。なお、図１に示すチャネル領域１０２の表面（半導体基板１０１の第１主面）からコレクタ領域１０８の表面（半導体基板１０１の第２主面）までの厚さは、略１３０μｍである。
一方、半導体基板１０１の高耐圧化領域における第１主面側表層（主面側の表層部）には、素子領域を囲むようにＰ導電型（Ｐ）のガードリング１１０，１１１がチャネル領域１０２と同じ不純物濃度で、同じ深さに形成されている。このガードリング１１０，１１１の表面には、絶縁膜１１２，１１３が形成されている。また、ガードリング１１０は、例えば、絶縁膜１１２を介して、ＩＧＢＴのゲート配線（図示省略）やパッド電極（図示省略）の下に配置される領域で、Ｎ導電型の半導体基板１０１との間にＰＮ接合を形成して、耐圧の向上のために形成される領域である。また、チャネル領域１０２、コンタクト領域１０４及びガードリング１１０は、電極１１２ａなどを介して電気的に共通接続される。
また、ガードリング１１１は、ガードリング１１０を囲んで囲むように形成される。そして、ガードリング１１１は、ガードリング１１０と電気的に接続されておらず、電気的に浮いた状態となっている。このガードリング１１１を形成することで、半導体装置１００では、ガードリング１１１を形成しない場合に較べてダイオードが阻止状態のときに空乏層が周辺部へ広がり、電界集中が抑制される。
また、半導体基板１０１の高耐圧化領域における第２主面側表層（裏面側の表層部）には、フィールドストップ層１０９のみが形成されている。つまり、ＩＧＢＴ、ＦＷＤ動作時に過剰な電流が流れないように、半導体基板１０１の高耐圧化領域における第２主面側表層（裏面側の表層部）には、素子領域に形成されているコレクタ領域（Ｐ＋）１０８及びカソード領域（Ｎ＋）１０７が形成されていない。したがって、フィールドストップ層１０９は、直接裏面電極１１４に接触している。
次に、上記構成の半導体装置１００におけるＩＧＢＴの動作を説明する。エミッタ電極１０６とコレクタ電極（裏面電極）１１４間に所定のコレクタ電圧を、エミッタ電極１０６とゲート電極（トレンチゲート１０３）間に所定のゲート電圧を印加する（すなわち、ゲートをオンする）と、エミッタ領域１０５と半導体基板１０１との間の部分（チャネル領域１０２）がＮ型に反転してチャネルが形成される。このチャネルを通じて、エミッタ電極１０６より電子が半導体基板１０１に注入される。そして、注入された電子により、コレクタ領域１０８と半導体基板１０１が順バイアスされ、これによりコレクタ領域１０８からホールが注入されて半導体基板１０１の抵抗が大幅に下がり、ＩＧＢＴの電流容量が増大する。また、エミッタ電極１０６とゲート電極（トレンチゲート１０３）間にオン状態で印加されていた、ゲート電圧を０Ｖ又は逆バイアス（すなわち、ゲートをオフする）と、Ｎ型に反転していたチャネル領域１０２がＰ型の領域に戻り、エミッタ電極１０６からの電子の注入が止まる。この注入停止により、コレクタ領域１０８からのホールの注入も止まる。その後、半導体基板１０１に蓄積されていたキャリア（電子とホール）が、それぞれコレクタ電極１１４とエミッタ電極１０６から排出されるか、又は、互いに再結合して消滅する。
また、半導体装置１００におけるＦＷＤの動作を説明する。コンタクト領域１０４とチャネル領域１０２の一部がＦＷＤのアノード領域となり、エミッタ電極１０６がアノード電極も兼ねている。エミッタ電極１０６（アノード電極）と半導体基板１０１との間にアノード電圧（順バイアス）を印加し、アノード電圧が閾値を超えると、アノード領域と半導体基板１０１が順バイアスされ、ダイオードが導電する。エミッタ電極１０６（アノード電極）と半導体基板１０１との間に逆バイアスを印加すると、アノード領域より空乏層が半導体基板１０１側へ伸びることで、逆方向耐圧を保持することができる。
このようにすることによって、ＩＧＢＴ動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にホールを注入するコレクタ領域（Ｐ＋）１０８がないためホールが注入されない。従って、ホールの蓄積が起こりにくいことから、高耐圧化領域における電流集中が起こらず、スイッチ破壊耐量（スイッチング時の破壊耐量）を向上させることができる。
同様に、ダイオード動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にカソード領域（Ｎ＋）１０７が無いことから電子が注入されにくいので、電子と中和させるホールも高耐圧化領域に溜まり難い。従って、ＦＷＤのリカバリ動作時に、高耐圧化領域にホールによる電流集中は起こらず、リカバリ破壊耐量を向上させることができる。
なお、本実施の形態においては、ＮチャネルＩＧＢＴを用いて説明したが、本発明はこれに限定されるものではない。Ｐ及びＮの導電型を逆にしたＰチャネルＩＧＢＴでも適用することができる。
（変形例１）
次に、変形例１における半導体装置に関して説明する。図２は、本発明の実施の形態の変形例１における半導体装置の概略構成を示す断面図である。なお、変形例１は、上述の実施の形態と同等な箇所が多いため、同等な箇所に関しては同一の符号を付与して説明を省略し、異なる箇所を重点的に説明する。
図２に示すように、変形例１における半導体装置１００ａは、高耐圧化領域（図２の外周ガードリング領域）を除く位置に裏面電極（コレクタ電極）１１４ａを形成する。
つまり、裏面電極（コレクタ電極）１１４ａは、コレクタ領域１０８及びカソード領域１０７のみと電気的に接続（接触）させ、高耐圧化領域におけるフィールドストップ層１０９とは接触させないようにする。
このように、高耐圧化領域の裏面側には、コレクタ領域１０８及びカソード領域１０７のみならず、裏面電極（コレクタ電極）１１４ａも形成されないので、高耐圧化領域に流れる電流をより一層削減することでさらに破壊耐量（スイッチ破壊耐量、リカバリ破壊耐量）を向上させることができる。
（変形例２）
次に、変形例２における半導体装置に関して説明する。図３は、本発明の実施の形態の変形例２における半導体装置の概略構成を示す断面図である。なお、変形例２は、上述の実施の形態と同等な箇所が多いため、同等な箇所に関しては同一の符号を付与して説明を省略し、異なる箇所を重点的に説明する。
図３に示すように、変形例２における半導体装置１００ｂは、高耐圧化領域（図２の外周ガードリング領域）における第２主面側表層（裏面側の表層部）をエッチングによって除去する。
つまり、半導体装置１００ｂの製造方法は、素子領域（図１のＩＧＢＴ、ＦＷＤ領域）における半導体基板１０１の第１主面側表層（主面側の表層部）にＩＧＢＴのトレンチゲート１０３を形成する第１工程と、素子領域における半導体基板１０１の第１主面側表層にＰ導電型のチャネル領域１０２を形成する第２工程と、素子領域における半導体基板１０１の第１主面側表層にＮ導電型のエミッタ領域１０５を形成する第３工程と、素子領域における半導体基板１０１の第１主面側表層にＰ導電型のアノード領域１０４を形成する第４工程と、高耐圧化領域における半導体基板１０１の第１主面側表層にＰ導電型のガードリング１１０，１１１を形成する第５工程と、素子領域及び高耐圧化領域における半導体基板１０１の裏面側の表層部にＮ導電型からなる電界緩和用のフィールドストップ層１０９ａを形成する第６工程と、フィールドストップ層１０９ａ内にＰ導電型のコレクタ領域１０８とＮ導電型のカソード領域１０７とを形成する第７工程と、高耐圧化領域においてフィールドストップ層１０９ａを残しつつカソード領域１０７とコレクタ領域１０８とを除去する第８工程とを備える。
このようにすることによって、上述の実施の形態と同様に、高耐圧化領域における半導体基板１０１の第２主面側表層にはフィールドストップ層１０９ａのみが形成される半導体装置を製造することができる。このような半導体装置は、上述の実施の形態にて説明したように、ＩＧＢＴ動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にホールを注入するコレクタ領域１０８がないためホールが注入されない。従って、ホールの蓄積が起こりにくいことから、高耐圧化領域における電流集中が起こらず、スイッチ破壊耐量を向上させることができる。同様に、ダイオード動作時には、素子領域を囲うように形成される高耐圧化領域の裏面側にカソード領域１０７が無いことから電子が注入されにくいので、電子と中和させるホールも高耐圧化領域に溜まり難い。従って、ダイオードのリカバリ動作時に、高耐圧化領域にホールによる電流集中は起こらず、リカバリ破壊耐量を向上させることができる。
つまり、変形例２に示すようにすることによって、スイッチ破壊耐量及びリカバリ破壊耐量が向上した半導体装置１００ｂを製造することができる。
なお、変形例２においては、フィールドストップ層１０９ａを残しつつカソード領域１０７とコレクタ領域１０８とを除去するため、エッチングで除去されても電界緩和に支障がないよう予めフィールドストップ層１０９ａを十分に深く形成させておく必要がある。
本発明の実施の形態における半導体装置の概略構成を示す断面図である。 本発明の実施の形態の変形例１における半導体装置の概略構成を示す断面図である。 本発明の実施の形態の変形例２における半導体装置の概略構成を示す断面図である。
符号の説明
１００ 半導体装置、１０１ 半導体基板、１０２ チャネル領域（第１半導体領域）、１０３ トレンチゲート、１０４ コンタクト領域（第３半導体領域）、１０５ エミッタ領域（第２半導体領域）、１０６ エミッタ電極、１０７ カソード領域（第５半導体領域）、１０８ コレクタ領域（第４半導体領域）、１０９ フィールドストップ層、１１０，１１１ ガードリング、１１２ 絶縁膜、１１３ 絶縁膜、１１４ 裏面電極

Claims (3)

  1. ＩＧＢＴとダイオードとが同じ第１導電型の半導体基板に形成されてなる半導体装置であって、
    前記半導体基板は、前記ＩＧＢＴと前記ダイオードとが形成される素子領域と、前記素子領域を囲うように形成される高耐圧化領域とを含み、
    前記素子領域は、
    前記半導体基板の主面側の表層部に、前記ＩＧＢＴのトレンチゲートと、前記ＩＧＢＴのチャネル形成領域となる第２導電型の第１半導体領域と、前記ＩＧＢＴのエミッタ領域となる第１導電型の第２半導体領域と、前記ダイオードのアノード領域となる第２導電型の第３半導体領域とが形成され、
    前記半導体基板の裏面側の表層部に、第１導電型からなる電界緩和用のフィールドストップ層と、該フィールドストップ層の裏面に前記ＩＧＢＴのコレクタ領域となる第２導電型の第４半導体領域と、前記ダイオードのカソード領域となる第１導電型の第５半導体領域とが形成され、
    前記高耐圧化領域は、
    前記半導体基板の主面側の表層部に、第２導電型のガードリングが形成され、
    前記半導体基板の裏面側の表層部には、前記素子領域に形成された前記フィールドストップ層よりも厚い、第１導電型からなる電界緩和用のフィールドストップ層のみが形成されていることを特徴とする半導体装置。
  2. 前記半導体基板の裏面側の表層部において、前記第４半導体領域と、前記第５半導体領域と接触し、前記高耐圧化領域を除く位置に形成される裏面電極を備えることを特徴とする請求項１に記載の半導体装置。
  3. ＩＧＢＴとダイオードが、同じ第１導電型の半導体基板に形成されてなる半導体装置の製造方法であって、
    前記半導体基板は、前記ＩＧＢＴと前記ダイオードとが形成される素子領域と、前記素子領域を囲うように形成される高耐圧化領域とを含み、
    前記素子領域における前記半導体基板の主面側の表層部に、前記ＩＧＢＴのトレンチゲートを形成する第１工程と、
    前記素子領域における前記半導体基板の主面側の表層部に、前記ＩＧＢＴのチャネル形成領域となる第２導電型の第１半導体領域を形成する第２工程と、
    前記素子領域における前記半導体基板の主面側の表層部に、前記ＩＧＢＴのエミッタ領域となる第１導電型の第２半導体領域を形成する第３工程と、
    前記素子領域における前記半導体基板の主面側の表層部に、前記ダイオードのアノード領域となる第２導電型の第３半導体領域を形成する第４工程と、
    前記高耐圧化領域における前記半導体基板の主面側の表層部に、第２導電型のガードリングを形成する第５工程と、
    前記素子領域及び前記高耐圧化領域における前記半導体基板の裏面側の表層部に、第１導電型からなる電界緩和用のフィールドストップ層を形成する第６工程と、
    前記フィールドストップ層内に前記ＩＧＢＴのコレクタ領域となる第２導電型の第４半導体領域と前記ダイオードのカソード領域となる第１導電型の第５半導体領域とを形成する第７工程と、
    前記高耐圧化領域において、前記フィールドストップ層を残しつつ、前記第４半導体領域と前記第５半導体領域とを除去する第８工程と、
    を備えることを特徴とする半導体装置の製造方法。
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