JP2004221456A - 半導体装置 - Google Patents
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Abstract
【課題】スイッチング特性と耐圧特性の優れた半導体装置を提供すること。
【解決手段】半導体基板の一方の主面上に半導体基板と反対の導電型を有する第1の半導体領域とこの第1の半導体領域と同じ導電型を有する第2の半導体領域が第1の半導体領域を取り囲むように隣接又は一部が重なるように形成し、第2の半導体領域は、逆バイアス印加に完全空乏化するような不純物濃度によって形成する。
【選択図】 図1
【解決手段】半導体基板の一方の主面上に半導体基板と反対の導電型を有する第1の半導体領域とこの第1の半導体領域と同じ導電型を有する第2の半導体領域が第1の半導体領域を取り囲むように隣接又は一部が重なるように形成し、第2の半導体領域は、逆バイアス印加に完全空乏化するような不純物濃度によって形成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明はスイッチング特性と耐圧特性を向上させた半導体装置に関する。
【0002】
【従来の技術】
公知のように、プレーナ構造の半導体装置は、pn接合の終端がデバイスの1つの平面にあるようなデバイス構造である。その一例として、n型pin構造をもつダイオードでプレーナ構造の半導体装置の基本構造の模式図を図15(a)に示めす。なお、図15(b)については後述する。
【0003】
図15(a)に示すように、n型半導体基板1の上に不純物濃度の低い低濃度層2としてエピタキシャル層が形成されている。この低濃度層2の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ4とアノード6とが形成されている。チャネルストッパ4はチップの最外周にn++の領域としてリング状に形成され、このチャネルストッパ4と所定間隔だけ離間した内側にアノード6が形成されている。チャネルストッパ4とアノード6とはそれぞれ電極8、7に接続されており、また、電極8、7間の低濃度層2の上面には絶縁層である酸化膜3が形成されている。
【0004】
このような構造の場合、耐圧200V〜400Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は、少なくとも175μm程度が必要である。
【0005】
また、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層を設けることがある。
【0006】
例えば、図16に多重ガードリング構造を用いている模式構成を示す。酸化膜のマスク(不図示)を用いたフォトリソグラフィ工程の後にイオン注入、酸化あるいは拡散等の処理により、最外周にチャネルストッパ4としてn++の領域がリング状に形成されている。チャネルストッパ4の内側には、多重にガードリング9が形成され、その内側にはアノード6が形成されている。アノード6の上部には絶縁層7が形成され、また、アノード6、ガードリング9およびチャネルストッパ4は、それぞれ電極7、8a、8に接続されている。この場合、多重ガードリング9により電圧分散を行い、耐圧を高めている。
【0007】
このような構造の場合、耐圧が600Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は320μm程度が必要である。
【0008】
また、このガードリングを設けた構造について、更に、別の例としてパワー用半導体装置のひとつであるIGBT(Insulated Gate Bipolar Transistor)の例を説明する。図17は、IGBTの断面の一部を示す模式図を示す。
【0009】
同図では、図中右側が装置中央部に相当する。同図に示すように、中央のセル領域Aに複数のIGBTセルが形成されている。p型単結晶基板101をコレクタ領域とし、その上に形成されたn−型エピタキシャル層102をn−ベース領域とする。p型単結晶基板101の裏面にはコレクタ電極120が形成されている。
【0010】
セル領域A内のn−型エピタキシャル層102の表面層にはp+型ベース領域103が形成されており、さらにこのp+型ベース領域103の表面領域にn+型エミッタ領域104が形成されている。
【0011】
p+型ベース領域103とn+型エミッタ領域104上には、ゲート酸化膜105を介してゲート106が形成されている。ゲート106は、隣接する2つのp+ 型ベース領域103にまたがるように形成されている。
【0012】
ゲート106上には絶縁膜107、さらにその上部には電極108が形成されている。電極108は各ゲートの間隙部に露出したp型ベース領域103とN型エミッタ領域104と電気的に接続されている。
【0013】
IGBTの構造は基板としてp+単結晶基板を用いる点を除いては一般のMOSFETの構造とほぼ共通している。基板としてp+基板を用いることにより、動作時にp+単結晶基板101からn−型エピタキシャル層102に、小数キャリアであるホールが注入され、伝導度変調が生じn−型エピタキシャル層102のオン抵抗を低減できるという特徴を有している。
【0014】
先述したように、一般に、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層が設けられる。図17に示すように、従来のパワー用IGBT半導体装置においても、中央のセル領域Aの外周囲に複数のp型不純物拡散層であるガードリング110a〜110cが形成されている。さらに、これらのガードリング領域Gの外周である半導体装置の外周端部(チップの外周端)には、ガードリングとは反対の導電型を有する、チャネルストッパ111と呼ばれる不純物拡散層が形成される。
【0015】
図17においてn−型エピタキシャル層102中に示した破線は、装置の動作時における空乏層の広がりを示したものである。IGBT半導体装置の耐圧限界は、この空乏層のブレークダウン電圧で決まる。ブレークダウン電圧値は、主に空乏層の幅と半導体層の不純物濃度に依存する。また、ブレークダウンは、空乏層が狭い箇所や、或いは空乏層の境界線の曲率が大きく、電界集中が起こりやすい場所で発生しやすい。
【0016】
ガードリング110a〜110cは、空乏層の幅を広げるとともに、空乏層の境界線の曲率を小さくし、ブレークダウンの発生を抑制することで、IGBT装置の耐圧特性を向上させる効果を有している。
【0017】
空乏層がチップ端面に達すると、さらにこの空乏層がチップ端面からp型コレクタ領域101まで達する。こうなるとp型のガードリング110a〜110c、N−型ベース領域102およびp型コレクタ領域101との間で寄生のpnpトランジスタが形成され、この寄生トランジスタを流れる電流がリーク電流となり、ブレークダウン電圧を低下させてしまう。このような現象の発生を抑制するため、チップの外周端に形成されるチャネルストッパ111は、空乏層の広がりをチップ端面に達しないように抑制する機能を有している(例えば特許文献1参照)。
【0018】
【特許文献1】
特開平10−173174号公報(段落番号0002〜0011 図8)
【0019】
【発明が解決しようとする課題】
図15(a)に示めしたような構造の場合、耐圧が200V〜400Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は、少なくとも175μm程度が必要であるので小型化には不向きである。また、順方向電圧降下(VF−IF)特性が悪くなるため、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【0020】
また、ガードリングを設けた構造では、上述したように、図17に示す従来のIGBT半導体装置において、空乏層の幅、即ち空乏層の縦方向と横方向の厚みは、装置の耐圧特性を左右する。半導体装置の耐圧特性は主に空乏層の横方向の厚み、即ち最外周部に位置するガードリング110cの表面近傍の横方向の空乏層の厚みに依存する場合が多い。
【0021】
つまり、半導体装置でガードリング構造を用いた場合には、ガードリング層をある程度の深さまで形成する必要がある。それに伴いI層が広くなってしまう為、スイッチング特性や順方向電圧降下(VF−IF)特性が悪くなり、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【0022】
本発明はこれらの事情にもとづいてなされたもので、スイッチング特性と耐圧特性の優れた半導体装置を提供することを目的としている。
【0023】
【課題を解決するための手段】
本発明によれば、少なくとも1層以上の第1導電型の半導体領域が形成されている半導体基板と、この半導体基板の一方の主面上に第2導電型を有する第1の半導体領域とこの第1の半導体領域と同じ導電型を有する第2の半導体領域が前記第1の半導体領域を取り囲むように隣接又は一部が重なって形成され、かつ、前記第1の半導体領域の表面には第1の電極が、また、前記半導体基板の主面と反対側面には第2の電極がそれぞれ接続されている半導体装置であって、
前記第2の半導体領域は、逆バイアスの動作電圧を印加した際に完全空乏化するような不純物濃度によって形成されていることを特徴とする半導体装置である。
【0024】
また本発明によれば、前記第1の半導体領域よりも前記第2の半導体領域の方が、前記電極とのコンタクト面からの深さが深く形成されていることを特徴とする半導体装置である。
【0025】
また本発明によれば、前記半導体基板の一方の主面上に形成されているチャネルストッパと前記第1の半導体領域との間隔は、200μm以下であることを特徴とする半導体装置である。
【0026】
また本発明によれば、前記半導体基板主面の不純物濃度が1×1016cm−3以下であることを特徴とする半導体装置である。
【0027】
また本発明によれば、前記第2の半導体領域は、ベース領域内での前記第1の電極と前記第1の半導体領域のコンタクト面からの深さが3μm以上あることを特徴とする半導体装置である。
【0028】
また本発明によれば、前記第1の半導体領域は、前記電極とのコンタクト面から3μm以下の深さにより形成されていることを特徴とする半導体装置である。
【0029】
また本発明によれば、前記第2の半導体領域は、表面濃度が1×1018cm−3以下であることを特徴とする半導体装置である。
【0030】
また本発明によれば、前記第1の電極は、前記第2の半導体領域の表面に酸化膜を介して、前記第1の半導体領域の前記第2の半導体領域側の端部よりも30μm以上広がって設けられていることを特徴とする半導体装置である。
【0031】
また本発明によれば、前記第2の半導体領域に接続されている電極として、ショットキーバリア障壁として0.45eV以下の電極が形成されていることを特徴とする半導体装置である。
【0032】
また本発明によれば、前記第1の半導体領域の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されていることを特徴とする半導体装置である。
【0033】
また本発明によれば、前記第1の選択的に形成された半導体領域に接続されている電極として、ショットキーバリア障壁が0.45eV以下の電極が半導体主面の表面を覆うように形成されていることを特徴とする半導体装置である。
【0034】
また本発明によれば、前記第2の半導体領域に接続されている前記第1の電極は、Pt又はPtシリサイド層よりなることを特徴とする半導体装置である。
【0035】
また本発明によれば、前記第2の半導体領域に接続されている前記第2の電極としてAl電極を使用する場合、このAl電極に接してAlスパイクを防止する為の材料を配置していることを特徴とする半導体装置である。
【0036】
また本発明によれば、前記第1の半導体領域上に形成されたPt又はPtシリサイド層と接触して、前記Alスパイクを防止する為の材料が配置されていることを特徴とする半導体装置である。
【0037】
また本発明によれば、前記第1の半導体領域の形成時に形成される角部の曲率は、該第1の半導体領域から前記第1の電極をコンタクトさせるために開口されている開口の角部の曲率よりも大きく形成されていることを特徴とする半導体装置である。
【0038】
また本発明によれば、前記第1の半導体領域と第2の半導体領域との端部と、該第1の半導体領域の前記第1の電極をコンタクトさせるために開口された部分との間隔が15μm以上あることを特徴とする半導体装置である。
【0039】
また本発明によれば、前記第1の半導体領域と第2の半導体領域との境界と、該第1の半導体領域より前記第1の電極を露出させるために開口された部分との間に選択的に抵抗領域が形成されていることを特徴とする半導体装置である。
【0040】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
【0041】
図1は、本発明の第1の実施の形態として示す、高速スイッチングデバイスである半導体装置の断面の一部を示す模式図であり、図中右側が半導体装置の中央部に相当する。
【0042】
半導体装置の基本構造は、半導体基板(ウエハ)1の上に半導体基板1よりも不純物濃度の低い低濃度層2であるエピタキシャル層が形成され、この低濃度層2の上面(後述する電極と接する)側には、外側から順にチャネルストッパ4、完全空乏層5およびアノード6が所定の配置関係で形成されている。完全空乏層5とアノード6とは相互に一部がオーバラップした状態で形成されている。
【0043】
また、完全空乏層5の上面側にはチャネルストッパ4の上面まで延在する絶縁膜である酸化膜3が形成されている。アノード6の上面にはAlスパイク防止用のVa族の膜(ブロック電極10)を介してAlの電極7が形成されており、この電極7の完全空乏層5の側は酸化膜3の上部まで延在している。チャネルストッパ4の上面にも電極8が形成されており、この電極8も完全空乏層5の側は酸化膜3の上部まで延在している。
【0044】
これらの構造において、各部の一例について説明すると、半導体基板である半導体基板1は、高濃度不純物(As、Sb、又はP)基板(n++)で、その上に低濃度層2としてエピタキシャル層(n−)が形成されている。この低濃度層2の厚さは、逆耐圧時にリーチスルーとなるように設定されている。
【0045】
なお、リーチスルーとはパンチスルーの一態様である。すなわち、図2に示した説明図における構成において、p+にマイナスの電圧を、n+にプラスの電圧を印加した際に、p+よりn−に空乏層が広がりn+に届いたときをパンチスルーと呼ぶが、耐圧はパンチスルー状態になっても決まらずに、更に電圧を印加して空乏層内の電界がある一定以上になったところで決定される。
【0046】
また、後述するが、この半導体装置は完全空乏化構造を形成している為に、低濃度層2のn−の不純物濃度は1×1016cm−3以下、特に5×1014cm−3以下が好ましい。特に、低耐圧系(200Vクラス)でも1×1014cm−3程度の濃度にすることが好ましい。
【0047】
低濃度層2の表面の最外周にはチャネルストッパ4としてn++の領域がリング状に形成されている。このチャネルストッパ4は、フォトリソグラフィにより酸化膜のマスク(不図示)を用いて低濃度層2の表面側には選択的に除去され、イオン注入法、酸化あるいは拡散等の処理により形成されている。
【0048】
チャネルストッパ4の内側には、耐圧を得る為の構造として逆バイアス印加時に完全空乏化する領域として完全空乏化部5(完全空乏層、第2の半導体領域)が形成されている。この完全空乏化部5は、低濃度層2の表面を酸化膜のマスクを用いて選択的に除去し、イオン注入法、酸化あるいは拡散等の処理によって、低濃度(p−)領域がリング状に形成されている。それらの処理の際、完全空乏化部5の表面濃度は通常1×1015cm−3以下(30Vなど低耐圧に応用する場合、1×1016cm−3が望ましい)とする。また、完全空乏化部5の拡散層は低濃度層2の表面からの深さxjが3μm以上、特に400V以上では、低濃度層2の表面からの深さ(後述する電極とのコンタクト面からの深さ)xjは、5μm以上が望ましい。
【0049】
完全空乏化部5の内側に完全空乏化部5に一部が重なるか又は隣接する様に、p+領域(アノード6、第1の半導体領域)として拡散層が形成されている。このアノード6も、低濃度層2の表面を酸化膜のマスクを用いて選択的に除去しイオン注入法、酸化あるいは拡散等の処理により、低濃度層2の表面からの深さ(後述する電極とのコンタクト面からの深さ)xjが3μm以下となる様に形成されている。
【0050】
なお、デバイスの要求特性によっては、アノード6の濃度として、逆耐圧時に不図示の表面電極や歪み層等に完全空乏層が届かない濃度(例えば1×1017cm−3)にする。低濃度にした場合は、ショットキーバリア障壁φBが0.45eV以下のメタルシリサイド層6Aを形成する。
【0051】
ショットキーの測定は、図3に説明のグラフを示すように、逆方向特性(飽和電流Is)より、下記の式で求めたものである。
【0052】
【数1】
また、アノード6の濃度を低濃度(逆耐圧時に表面電極、歪み層等に完全空乏層が届かない濃度にする。例えば1×1017cm−3)にし、ショットキーバリア障壁φBを0.45eV以下のメタルシリサイド層6Aを形成する場合、その具体的なメタルとしてPtあるいはPtシリサイド(おおよそ、pに対し0.3〜0.4eV)を形成する。
【0053】
また、アノード6に対しては、ライフタイムコントロールの為に、電子線照射、プロトン照射、ヘリウム照射又は、酸化膜3を選択的に除去し重金属拡散などの処理を施す。それにより、後述する逆方向回復期間(trr)が短縮され、半導体装置の高速化が可能になり特性が向上する。
【0054】
また、ブロック電極10として、Alスパイクによるジャンクション破壊防止のために、PtあるいはPtシリサイドの上にVa族のバリアメタルを形成後に、電極7のAlを形成したが、バリアメタルとしてはTiややMo、Wなどを用いる場合もある。
【0055】
また、Vサージ耐量の改善のために、後述する([比較例7]の図10)ように、アノード6のアノードコーナの設計は、アノードコーナ半径(RA)よりコンタクトコーナ半径(RC)を大きくとるように形成している。また、Vサージ耐量の改善のために、アノード6とコンタクト間は15μm以上とする。さらに、アノード6とコンタクト間に抵抗領域(後述する)を形成している。
【0056】
なお、半導体基板1は、低濃度層2を形成した、いわゆるエピウエハを用いたが、エピウエハの替わりにOSL(One Side Lap)ウエハ(不図示)を使用することもできる。
【0057】
その場合、OSLウエハは、片面のみをラッピングして研磨したウエハであり、片面がn−に、もう一方の面がn+となっている。n−層の上に形成する低濃度層として拡散層(不図示)を形成する。
【0058】
次に、上述の半導体装置の製造方法について、図4に示した工程図を参照して説明する。なお、半導体装置の各部の構成は図1と同一機能部分には同一符号を付してその説明を省略する。
【0059】
まず、半導体基板(ウエハ)1の上に形成されている低濃度層2の表面にスキン酸化を施して酸化膜20を形成する(S1)。以下、順次各ステップの処理を施す。
【0060】
チャネルストッパ3を形成するために、マスク21を用いて1stPEP&CDE(Chemikal Dray Etching)を行い、酸化膜20と低濃度層2を選択的に除去する(S2)。
【0061】
選択的に除去された領域に対してPインプラを行う。(S3)。
【0062】
低濃度層2の完全空乏層5を形成するエリアに対して、2ndPEP&Bインプラ処理を行う(S4)。
【0063】
インプラアニール&酸化を行い。チャネルストッパ3と完全空乏層5の領域に対して拡散を進行させる(S5、S6)。
【0064】
残膜エッチングにより残膜を処理する(S7)。
【0065】
低濃度層2のアノード6を形成する領域の対して3rdPEP&CDEを行い、酸化膜20を所定深さまで選択的に除去する(S8)。
【0066】
選択的に除去された酸化膜20の個所に対してBインプラを行う(S9)。
【0067】
インプラアニール&酸化を行い。アノードが形成される領域に対して拡散を進行させてアノード6を形成させる(S10)。
【0068】
4thPEP等により、アノード6の上の酸化膜20を除去し、その個所にAlスパイク防止用のVa族膜(ブロック電極10)を形成する(S11)。
【0069】
Pt拡散&5thPEPの処理により、チャネルストッパ3の上の酸化膜20を所定量除去する(S12)。
【0070】
Al蒸着と6thPEPの処理により、アノードと6チャネルストッパ3とに、それぞれAlの電極7、8を形成する。
【0071】
次に、上述の本実施の形態の構造による半導体装置と従来の半導体装置との特性の比較例について説明する。なお、各比較例においては、本実施の形態の半導体装置の各部の構成は、図1を援用している。
【0072】
[比較例1]
耐圧特性
比較対象の半導体装置としては、従来の技術の項で図16に模式構成を示したように、多重ガードリング構造を用いている。
【0073】
すなわち、半導体基板(ウエハ)1の上に低濃度層2であるエピタキシャル層が形成され、この低濃度層2の上面(電極と接する)側には、外側から順にチャネルストッパ4、多重のガードリング9およびアノード6が所定の配置関係で形成されている。完全空乏層5とアノード6とは相互に一部がオーバラップした状態で形成されている。
【0074】
また、アノード6のガードリング9側の上面側にはチャネルストッパ4の上面まで延在する絶縁膜である酸化膜3が形成されている。また、アノード6およびガードリング9の上面にはAlの電極7、8aが形成されており、チャネルストッパ3の上面にも電極8が形成されている。
【0075】
耐圧特性を680V〜780Vとした場合、チャネルストッパ4の端部とアノード6の内側との距離は、従来の半導体装置では、320μmであるが、本実施の形態の半導体装置では多重のガードリング9を配置した構造を用いていないため、170μmであり、終端寸法を縮小することができた。
【0076】
[比較例2]
耐圧特性
本実施の形態の半導体装置をアノード6の濃度を低濃度(逆耐圧時に表面電極8、歪み層等に空乏層が届かない濃度にする。例えば1×1017cm−3)にする。また、比較対象の半導体装置としては2種類を対象としている。
【0077】
第1番目は、図15(a)に示した構造で、半導体基板1の上に低濃度層2としてエピタキシャル層3が形成されている。このエピタキシャル層3の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ4とアノード6とが形成されている。チャネルストッパ4は最外周にn++の領域としてリング状に形成され、このチャネルストッパ4の所定間隔を離間した内側にアノード6が形成されている。チャネルストッパ4とアノード6はそれぞれ電極8、7に接続されており、また、電極8、7間の低濃度層2の上面には絶縁層である酸化膜3が形成されている。
【0078】
第2番目は、図15(b)に示した構造で、基本構造は図15(b)に示した構造と同様であるが、アノード6aのチャネルストッパ4との対向側にはフィールドプレート11(FP)が設けられている。
【0079】
なお、各半導体装置の耐圧は、本実施の形態の半導体装置は280V程度であり、従来の第1番目の半導体装置では、290V程度であり、従来の第2番目の半導体装置では、150〜240V(フィールドプレート11や低濃度層2の膜厚で大きく変化する)である。
【0080】
この場合、本実施の形態の半導体装置は、アノード6は低濃度層2の表面からの深さxjが3μm以下であり、第1番目の半導体装置のアノード6aは、低濃度層2の表面からの深さxjが10μmであり、第2番目の半導体装置のアノード6bは、低濃度層2の表面からの深さxjが2μmである。
【0081】
図5にシミレーション結果をグラフで示すように、本実施の形態の半導体装置のアノード6の耐圧は、アノード6aの厚みがはるかに大きい第1番目の半導体装置と略同等であり、アノード6bの厚みが略同等の第2番目の半導体装置について、フィールドプレート11を具えたものに対しても優れている。
【0082】
[比較例3]
低耐圧SBDでのVF−IF(順方向電圧降下)特性
比較対照の半導体装置としては、図16で示した[比較例1]と同様である。
【0083】
図6にグラフを示すように、この場合の低耐圧SBD(ショットキーバリア障壁)でのVF−IF特性は、VFが60V(60VSBD)の際、定格1Aで、比較対象の装置では0.56V程度であったが、本実施の形態の半導体装置では、完全空乏層5を設けて完全空乏化構造を形成していることにより、耐圧を低下させることなく低濃度層2を薄く出来るので60VSBDは0.52Vである。したがって、約7%の改善を実現している。
【0084】
[比較例4]
VF−IF特性(順方向電圧降下)特性
本実施の形態の半導体装置ならびに比較対象の半導体装置については、[比較例2]の場合と同様である。
【0085】
図7にシミレーション結果をグラフを示すように、本実施の形態の半導体装置のアノード6は表面濃度を低くしているので、定格0.2Aの低電流領域で0.73Vである。一方、比較対象の半導体装置では、何れも定格0.2Aの低電流領域で0.76Vである。したがって、本実施の形態の半導体装置では、4%改善されている。
【0086】
[比較例5]
逆方向回復期間(trr)とQrrの改善
本実施の形態の半導体装置ならびに比較対象の半導体装置については、[比較例2]の場合と同様である。
【0087】
図8にシミレーション結果をグラフで示したように、本発明の半導体装置では完全空乏化部5を設けて、完全空乏化構造にしたことと、アノード6の低濃度化によりにより、逆方向回復期間(trr)85nsであるが、比較対象の第1番目の半導体装置では、95nsである。したがって約10%改善できる。それにより、半導体装置の高速化が可能になる。
【0088】
また、図8で、0値以下に形成されている略三角形状の面積である電気容量Qrrについても、本発明の半導体装置では50nsであり、これに対して、比較対象の低濃度化した半導体装置(比較対象の第2番目の半導体装置)では75nsである。したがって、両者を比較すると、本実施の形態の半導体装置では約30%の改善が可能になる。
【0089】
[比較例6]
オーミック特性
アノード6にAlスパイクによるジャンクション破壊防止のための、通常のAlスパイク対策の電極の構造(Ti/Al)ではVF−IF特性が悪くなってしまう。図9のデータでは、Ti/AlよりMo/Alの方が特性が良いため、Mo/Alで記載している。
【0090】
図9にグラフで示すように、アノード6の表面濃度低下させたことにより、ショットキー接合性を持ち、通常のAlスパイク対策の電極構造ではVF−IF特性が悪くなってしまう。そこで、pTypeに対し低いショットキーバリア障壁ΦB(0.40eV以下)の電極を形成することでほぼオーミック特性を得る事が出来る。その為には、PtあるいはPtシリサイド層(ショットキーバリア障壁ΦB:0.20〜0.3eV程度)を使うことで、ほぼ接触抵抗を低減したオーミック特性を得ることが出来る。
【0091】
この場合、PtあるいはPtシリサイド層の形成は、酸化膜3とSi境界でカバレージの問題からAlスパイクが起き易いが、従来の半導体装置の技術ではジャンクションが深いために、ジャンクション破壊の問題が発生しないが、本実施の形態の半導体装置ように、ジャンクションの非常に浅い構造でも、スパイク防止のために、PtあるいはPtシリサイドの上にバリアメタル(TiやMoやVa族など)を形成後にAlを形成することにより、ジャンクション破壊を防止できる。
【0092】
なお、この場合、pTypeに対し低いショットキーバリア障壁ΦBを持つメタル/スパイク防止バリアメタル/Alの基本構造が必ず必要である。
【0093】
[比較例7]
Vサージの耐量改善
図10にアノードコーナの比較平面図を、図11(a)および(b)に本実施の形態のアノードの接触状態を示す側面断面図図を示している。
【0094】
本実施の形態の半導体装置では、アノード6の形成時にその角部に形成されているアノードコーナ12の曲率(RA)と、アノード6からの電極を取り出す(露出させる)ために、酸化膜に選択的に開口された部分の角部に形成されているコンタクトコーナ13の曲率(RC)との関係が、RA<RCの関係になるように形成されている。
【0095】
また、Vサージ耐量の改善のために、完全空乏化部5とアノード6との境界と、アノード12の電極を露出させるために開口(不図示)された部分との間隔は15μm以上に形成している。また、図11(a)に示すように、アノード6とコンタクト部14との間にシリコン等により形成した抵抗領域15を設けている。
【0096】
本実施の形態の半導体装置のアノード6は、ジャンクションが非常に浅いので、従来技術よりブレークダウン時に電流パスが局所集中を起こし易い。そのため、図10に示した様に、アノードコーナ12aの半径(RA)を、従来の場合の半径Rbに比べて大きくとるように変え、抵抗分を増加させ電流集中の緩和及びブレークダウン電流のdi/dtを小さくすることによって、Vサージ耐量をアップさせている。
【0097】
また、図11(a)に示すように、電極8のコンタクト部14との境界とジャンクションの距離を大きくとる(15μm以上)、又は、コンタクト14との境界とジャンクションとの間に抵抗成分を形成する事により抵抗分を増加させ、ブレークダウン電流のdi/dtを小さくすることでVサージ耐量をアップさせている。
【0098】
次に、本発明の第2の実施の形態として、上述の第1の実施の形態の半導体装置を、よりスイッチング特性を向上された例として、図12に半導体装置の断面の一部を示す模式図を示す。なお、図中右側が半導体装置の中央部に相当する。
【0099】
なお、この実施のでは、アノード6、6a、6b、6c・・・の部分を除けば、上述の第1の実施の形態と構造が同一であるので、重複説明を避けるために同一機能部には同一符号を付して個々の説明を省略する。
【0100】
図13に図12におけるA部の拡大図を示すようにアノード6、6a、6b、6c・・・は分割構造で、各分割されたアノード6、6a、6b、6c・・・はショットキー接合電極17により接合されている。また、アノード6、6a、6b、6c・・・の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されている。それにより、分割されたアノード6、6a、6b、6c・・・間で電流が遮断することは発生せず、迅速に伝達される。
【0101】
なお、アノード6、6a、6b、6c・・・の構造は、図14に示したように、p+領域の内側にp−領域を形成したものを用いることもできる。
【0102】
以上に説明したように、上述の実施の形態によれば、耐圧が600Vクラスの半導体装置で、完全空乏化構造を用いることにより、多重ガードリング9構造をとらないために、終端寸法を縮小できる。
【0103】
また、完全空乏化構造を用いているため、耐圧を低下させることなくエピタキシャル膜を薄く出来るので、定格電流でのVFを約7%改善できる。また、動作時の電気容量も改善することができる。
【0104】
また、pTypeに対し低いショットキーバリア障壁の電極を形成することで、良好なオーミック特性を得ることができる。
【0105】
また、アノードのジャンクションが浅くても、PtあるいはPtシリサイド層の上にバリアメタルを形成後に、Alを形成することによりジャンクション破壊を防止することができる。
また、アノードの角部のアノードコーナを大きくすることにより、Vサージ耐量をアップさせることができる。
【0106】
これらによる耐圧構造は、トランジスタ、MOS、IGBT、整流素子および、複合デバイスなど耐圧を必要とするデバイスで、特に、耐圧が60Vから1000Vの範囲で特に有効である。
【0107】
また、スイッチング特性は、整流素子のうち特にダイオードにおいて、DC−DCコンバータやSW電源など高速スイッチング性を必要とする分野のデバイスで非常に有効である。
【0108】
【発明の効果】
本発明によれば、スイッチング特性と耐圧特性の優れた半導体装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の断面の一部を示す模式図。
【図2】リーチスルーの説明図。
【図3】ショッキーバリア障壁の測定法の説明図。
【図4】本発明の半導体装置の製造工程の説明図。
【図5】耐圧特性の比較を示すグラフ。
【図6】VF−IF特性の比較を示すグラフ。
【図7】VF−IF特性の比較を示すグラフ。
【図8】逆方向回復期間等の特性の比較を示すグラフ。
【図9】オーミック特性の比較を示すグラフ。
【図10】アノードコーナの比較平面図。
【図11】(a)および(b)は、本発明のアノードの接触状態を示す側面断面図。
【図12】本発明の第2の実施の形態の半導体装置の断面の一部を示す模式図。
【図13】アノード部の詳細図。
【図14】アノード部の構造の変形例の詳細図。
【図15】(a)および(b)は、比較対象の従来の半導体装置の模式構成図。
【図16】比較対象の従来の半導体装置の模式構成図。
【図17】従来の半導体装置の一例を示す側面断面図。
【符号の説明】
1…ウエハ(半導体基板)、2…低濃度層、3…酸化膜、4…チャネルストッパ、5…完全空乏化部、6、6a、6b…アノード、7…電極、8…電極、9…ガードリング、10…ブロック電極、11…フィールドプレート、12a…アノードコーナ、13…コンタクトコーナ、15…抵抗領域
【発明の属する技術分野】
本発明はスイッチング特性と耐圧特性を向上させた半導体装置に関する。
【0002】
【従来の技術】
公知のように、プレーナ構造の半導体装置は、pn接合の終端がデバイスの1つの平面にあるようなデバイス構造である。その一例として、n型pin構造をもつダイオードでプレーナ構造の半導体装置の基本構造の模式図を図15(a)に示めす。なお、図15(b)については後述する。
【0003】
図15(a)に示すように、n型半導体基板1の上に不純物濃度の低い低濃度層2としてエピタキシャル層が形成されている。この低濃度層2の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ4とアノード6とが形成されている。チャネルストッパ4はチップの最外周にn++の領域としてリング状に形成され、このチャネルストッパ4と所定間隔だけ離間した内側にアノード6が形成されている。チャネルストッパ4とアノード6とはそれぞれ電極8、7に接続されており、また、電極8、7間の低濃度層2の上面には絶縁層である酸化膜3が形成されている。
【0004】
このような構造の場合、耐圧200V〜400Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は、少なくとも175μm程度が必要である。
【0005】
また、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層を設けることがある。
【0006】
例えば、図16に多重ガードリング構造を用いている模式構成を示す。酸化膜のマスク(不図示)を用いたフォトリソグラフィ工程の後にイオン注入、酸化あるいは拡散等の処理により、最外周にチャネルストッパ4としてn++の領域がリング状に形成されている。チャネルストッパ4の内側には、多重にガードリング9が形成され、その内側にはアノード6が形成されている。アノード6の上部には絶縁層7が形成され、また、アノード6、ガードリング9およびチャネルストッパ4は、それぞれ電極7、8a、8に接続されている。この場合、多重ガードリング9により電圧分散を行い、耐圧を高めている。
【0007】
このような構造の場合、耐圧が600Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は320μm程度が必要である。
【0008】
また、このガードリングを設けた構造について、更に、別の例としてパワー用半導体装置のひとつであるIGBT(Insulated Gate Bipolar Transistor)の例を説明する。図17は、IGBTの断面の一部を示す模式図を示す。
【0009】
同図では、図中右側が装置中央部に相当する。同図に示すように、中央のセル領域Aに複数のIGBTセルが形成されている。p型単結晶基板101をコレクタ領域とし、その上に形成されたn−型エピタキシャル層102をn−ベース領域とする。p型単結晶基板101の裏面にはコレクタ電極120が形成されている。
【0010】
セル領域A内のn−型エピタキシャル層102の表面層にはp+型ベース領域103が形成されており、さらにこのp+型ベース領域103の表面領域にn+型エミッタ領域104が形成されている。
【0011】
p+型ベース領域103とn+型エミッタ領域104上には、ゲート酸化膜105を介してゲート106が形成されている。ゲート106は、隣接する2つのp+ 型ベース領域103にまたがるように形成されている。
【0012】
ゲート106上には絶縁膜107、さらにその上部には電極108が形成されている。電極108は各ゲートの間隙部に露出したp型ベース領域103とN型エミッタ領域104と電気的に接続されている。
【0013】
IGBTの構造は基板としてp+単結晶基板を用いる点を除いては一般のMOSFETの構造とほぼ共通している。基板としてp+基板を用いることにより、動作時にp+単結晶基板101からn−型エピタキシャル層102に、小数キャリアであるホールが注入され、伝導度変調が生じn−型エピタキシャル層102のオン抵抗を低減できるという特徴を有している。
【0014】
先述したように、一般に、パワー用半導体装置では、耐圧性を上げる為に、中央のセル領域の外周囲に「ガードリング」と呼ばれるリング状の深い不純物拡散層が設けられる。図17に示すように、従来のパワー用IGBT半導体装置においても、中央のセル領域Aの外周囲に複数のp型不純物拡散層であるガードリング110a〜110cが形成されている。さらに、これらのガードリング領域Gの外周である半導体装置の外周端部(チップの外周端)には、ガードリングとは反対の導電型を有する、チャネルストッパ111と呼ばれる不純物拡散層が形成される。
【0015】
図17においてn−型エピタキシャル層102中に示した破線は、装置の動作時における空乏層の広がりを示したものである。IGBT半導体装置の耐圧限界は、この空乏層のブレークダウン電圧で決まる。ブレークダウン電圧値は、主に空乏層の幅と半導体層の不純物濃度に依存する。また、ブレークダウンは、空乏層が狭い箇所や、或いは空乏層の境界線の曲率が大きく、電界集中が起こりやすい場所で発生しやすい。
【0016】
ガードリング110a〜110cは、空乏層の幅を広げるとともに、空乏層の境界線の曲率を小さくし、ブレークダウンの発生を抑制することで、IGBT装置の耐圧特性を向上させる効果を有している。
【0017】
空乏層がチップ端面に達すると、さらにこの空乏層がチップ端面からp型コレクタ領域101まで達する。こうなるとp型のガードリング110a〜110c、N−型ベース領域102およびp型コレクタ領域101との間で寄生のpnpトランジスタが形成され、この寄生トランジスタを流れる電流がリーク電流となり、ブレークダウン電圧を低下させてしまう。このような現象の発生を抑制するため、チップの外周端に形成されるチャネルストッパ111は、空乏層の広がりをチップ端面に達しないように抑制する機能を有している(例えば特許文献1参照)。
【0018】
【特許文献1】
特開平10−173174号公報(段落番号0002〜0011 図8)
【0019】
【発明が解決しようとする課題】
図15(a)に示めしたような構造の場合、耐圧が200V〜400Vを確保するためには、チャネルストッパ4の端部とアノード6の内側との距離(耐圧部)は、少なくとも175μm程度が必要であるので小型化には不向きである。また、順方向電圧降下(VF−IF)特性が悪くなるため、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【0020】
また、ガードリングを設けた構造では、上述したように、図17に示す従来のIGBT半導体装置において、空乏層の幅、即ち空乏層の縦方向と横方向の厚みは、装置の耐圧特性を左右する。半導体装置の耐圧特性は主に空乏層の横方向の厚み、即ち最外周部に位置するガードリング110cの表面近傍の横方向の空乏層の厚みに依存する場合が多い。
【0021】
つまり、半導体装置でガードリング構造を用いた場合には、ガードリング層をある程度の深さまで形成する必要がある。それに伴いI層が広くなってしまう為、スイッチング特性や順方向電圧降下(VF−IF)特性が悪くなり、半導体装置としての特性の改善効果が小さくなるか、改善効果を失ってしまう恐れがある。
【0022】
本発明はこれらの事情にもとづいてなされたもので、スイッチング特性と耐圧特性の優れた半導体装置を提供することを目的としている。
【0023】
【課題を解決するための手段】
本発明によれば、少なくとも1層以上の第1導電型の半導体領域が形成されている半導体基板と、この半導体基板の一方の主面上に第2導電型を有する第1の半導体領域とこの第1の半導体領域と同じ導電型を有する第2の半導体領域が前記第1の半導体領域を取り囲むように隣接又は一部が重なって形成され、かつ、前記第1の半導体領域の表面には第1の電極が、また、前記半導体基板の主面と反対側面には第2の電極がそれぞれ接続されている半導体装置であって、
前記第2の半導体領域は、逆バイアスの動作電圧を印加した際に完全空乏化するような不純物濃度によって形成されていることを特徴とする半導体装置である。
【0024】
また本発明によれば、前記第1の半導体領域よりも前記第2の半導体領域の方が、前記電極とのコンタクト面からの深さが深く形成されていることを特徴とする半導体装置である。
【0025】
また本発明によれば、前記半導体基板の一方の主面上に形成されているチャネルストッパと前記第1の半導体領域との間隔は、200μm以下であることを特徴とする半導体装置である。
【0026】
また本発明によれば、前記半導体基板主面の不純物濃度が1×1016cm−3以下であることを特徴とする半導体装置である。
【0027】
また本発明によれば、前記第2の半導体領域は、ベース領域内での前記第1の電極と前記第1の半導体領域のコンタクト面からの深さが3μm以上あることを特徴とする半導体装置である。
【0028】
また本発明によれば、前記第1の半導体領域は、前記電極とのコンタクト面から3μm以下の深さにより形成されていることを特徴とする半導体装置である。
【0029】
また本発明によれば、前記第2の半導体領域は、表面濃度が1×1018cm−3以下であることを特徴とする半導体装置である。
【0030】
また本発明によれば、前記第1の電極は、前記第2の半導体領域の表面に酸化膜を介して、前記第1の半導体領域の前記第2の半導体領域側の端部よりも30μm以上広がって設けられていることを特徴とする半導体装置である。
【0031】
また本発明によれば、前記第2の半導体領域に接続されている電極として、ショットキーバリア障壁として0.45eV以下の電極が形成されていることを特徴とする半導体装置である。
【0032】
また本発明によれば、前記第1の半導体領域の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されていることを特徴とする半導体装置である。
【0033】
また本発明によれば、前記第1の選択的に形成された半導体領域に接続されている電極として、ショットキーバリア障壁が0.45eV以下の電極が半導体主面の表面を覆うように形成されていることを特徴とする半導体装置である。
【0034】
また本発明によれば、前記第2の半導体領域に接続されている前記第1の電極は、Pt又はPtシリサイド層よりなることを特徴とする半導体装置である。
【0035】
また本発明によれば、前記第2の半導体領域に接続されている前記第2の電極としてAl電極を使用する場合、このAl電極に接してAlスパイクを防止する為の材料を配置していることを特徴とする半導体装置である。
【0036】
また本発明によれば、前記第1の半導体領域上に形成されたPt又はPtシリサイド層と接触して、前記Alスパイクを防止する為の材料が配置されていることを特徴とする半導体装置である。
【0037】
また本発明によれば、前記第1の半導体領域の形成時に形成される角部の曲率は、該第1の半導体領域から前記第1の電極をコンタクトさせるために開口されている開口の角部の曲率よりも大きく形成されていることを特徴とする半導体装置である。
【0038】
また本発明によれば、前記第1の半導体領域と第2の半導体領域との端部と、該第1の半導体領域の前記第1の電極をコンタクトさせるために開口された部分との間隔が15μm以上あることを特徴とする半導体装置である。
【0039】
また本発明によれば、前記第1の半導体領域と第2の半導体領域との境界と、該第1の半導体領域より前記第1の電極を露出させるために開口された部分との間に選択的に抵抗領域が形成されていることを特徴とする半導体装置である。
【0040】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して説明する。
【0041】
図1は、本発明の第1の実施の形態として示す、高速スイッチングデバイスである半導体装置の断面の一部を示す模式図であり、図中右側が半導体装置の中央部に相当する。
【0042】
半導体装置の基本構造は、半導体基板(ウエハ)1の上に半導体基板1よりも不純物濃度の低い低濃度層2であるエピタキシャル層が形成され、この低濃度層2の上面(後述する電極と接する)側には、外側から順にチャネルストッパ4、完全空乏層5およびアノード6が所定の配置関係で形成されている。完全空乏層5とアノード6とは相互に一部がオーバラップした状態で形成されている。
【0043】
また、完全空乏層5の上面側にはチャネルストッパ4の上面まで延在する絶縁膜である酸化膜3が形成されている。アノード6の上面にはAlスパイク防止用のVa族の膜(ブロック電極10)を介してAlの電極7が形成されており、この電極7の完全空乏層5の側は酸化膜3の上部まで延在している。チャネルストッパ4の上面にも電極8が形成されており、この電極8も完全空乏層5の側は酸化膜3の上部まで延在している。
【0044】
これらの構造において、各部の一例について説明すると、半導体基板である半導体基板1は、高濃度不純物(As、Sb、又はP)基板(n++)で、その上に低濃度層2としてエピタキシャル層(n−)が形成されている。この低濃度層2の厚さは、逆耐圧時にリーチスルーとなるように設定されている。
【0045】
なお、リーチスルーとはパンチスルーの一態様である。すなわち、図2に示した説明図における構成において、p+にマイナスの電圧を、n+にプラスの電圧を印加した際に、p+よりn−に空乏層が広がりn+に届いたときをパンチスルーと呼ぶが、耐圧はパンチスルー状態になっても決まらずに、更に電圧を印加して空乏層内の電界がある一定以上になったところで決定される。
【0046】
また、後述するが、この半導体装置は完全空乏化構造を形成している為に、低濃度層2のn−の不純物濃度は1×1016cm−3以下、特に5×1014cm−3以下が好ましい。特に、低耐圧系(200Vクラス)でも1×1014cm−3程度の濃度にすることが好ましい。
【0047】
低濃度層2の表面の最外周にはチャネルストッパ4としてn++の領域がリング状に形成されている。このチャネルストッパ4は、フォトリソグラフィにより酸化膜のマスク(不図示)を用いて低濃度層2の表面側には選択的に除去され、イオン注入法、酸化あるいは拡散等の処理により形成されている。
【0048】
チャネルストッパ4の内側には、耐圧を得る為の構造として逆バイアス印加時に完全空乏化する領域として完全空乏化部5(完全空乏層、第2の半導体領域)が形成されている。この完全空乏化部5は、低濃度層2の表面を酸化膜のマスクを用いて選択的に除去し、イオン注入法、酸化あるいは拡散等の処理によって、低濃度(p−)領域がリング状に形成されている。それらの処理の際、完全空乏化部5の表面濃度は通常1×1015cm−3以下(30Vなど低耐圧に応用する場合、1×1016cm−3が望ましい)とする。また、完全空乏化部5の拡散層は低濃度層2の表面からの深さxjが3μm以上、特に400V以上では、低濃度層2の表面からの深さ(後述する電極とのコンタクト面からの深さ)xjは、5μm以上が望ましい。
【0049】
完全空乏化部5の内側に完全空乏化部5に一部が重なるか又は隣接する様に、p+領域(アノード6、第1の半導体領域)として拡散層が形成されている。このアノード6も、低濃度層2の表面を酸化膜のマスクを用いて選択的に除去しイオン注入法、酸化あるいは拡散等の処理により、低濃度層2の表面からの深さ(後述する電極とのコンタクト面からの深さ)xjが3μm以下となる様に形成されている。
【0050】
なお、デバイスの要求特性によっては、アノード6の濃度として、逆耐圧時に不図示の表面電極や歪み層等に完全空乏層が届かない濃度(例えば1×1017cm−3)にする。低濃度にした場合は、ショットキーバリア障壁φBが0.45eV以下のメタルシリサイド層6Aを形成する。
【0051】
ショットキーの測定は、図3に説明のグラフを示すように、逆方向特性(飽和電流Is)より、下記の式で求めたものである。
【0052】
【数1】
また、アノード6の濃度を低濃度(逆耐圧時に表面電極、歪み層等に完全空乏層が届かない濃度にする。例えば1×1017cm−3)にし、ショットキーバリア障壁φBを0.45eV以下のメタルシリサイド層6Aを形成する場合、その具体的なメタルとしてPtあるいはPtシリサイド(おおよそ、pに対し0.3〜0.4eV)を形成する。
【0053】
また、アノード6に対しては、ライフタイムコントロールの為に、電子線照射、プロトン照射、ヘリウム照射又は、酸化膜3を選択的に除去し重金属拡散などの処理を施す。それにより、後述する逆方向回復期間(trr)が短縮され、半導体装置の高速化が可能になり特性が向上する。
【0054】
また、ブロック電極10として、Alスパイクによるジャンクション破壊防止のために、PtあるいはPtシリサイドの上にVa族のバリアメタルを形成後に、電極7のAlを形成したが、バリアメタルとしてはTiややMo、Wなどを用いる場合もある。
【0055】
また、Vサージ耐量の改善のために、後述する([比較例7]の図10)ように、アノード6のアノードコーナの設計は、アノードコーナ半径(RA)よりコンタクトコーナ半径(RC)を大きくとるように形成している。また、Vサージ耐量の改善のために、アノード6とコンタクト間は15μm以上とする。さらに、アノード6とコンタクト間に抵抗領域(後述する)を形成している。
【0056】
なお、半導体基板1は、低濃度層2を形成した、いわゆるエピウエハを用いたが、エピウエハの替わりにOSL(One Side Lap)ウエハ(不図示)を使用することもできる。
【0057】
その場合、OSLウエハは、片面のみをラッピングして研磨したウエハであり、片面がn−に、もう一方の面がn+となっている。n−層の上に形成する低濃度層として拡散層(不図示)を形成する。
【0058】
次に、上述の半導体装置の製造方法について、図4に示した工程図を参照して説明する。なお、半導体装置の各部の構成は図1と同一機能部分には同一符号を付してその説明を省略する。
【0059】
まず、半導体基板(ウエハ)1の上に形成されている低濃度層2の表面にスキン酸化を施して酸化膜20を形成する(S1)。以下、順次各ステップの処理を施す。
【0060】
チャネルストッパ3を形成するために、マスク21を用いて1stPEP&CDE(Chemikal Dray Etching)を行い、酸化膜20と低濃度層2を選択的に除去する(S2)。
【0061】
選択的に除去された領域に対してPインプラを行う。(S3)。
【0062】
低濃度層2の完全空乏層5を形成するエリアに対して、2ndPEP&Bインプラ処理を行う(S4)。
【0063】
インプラアニール&酸化を行い。チャネルストッパ3と完全空乏層5の領域に対して拡散を進行させる(S5、S6)。
【0064】
残膜エッチングにより残膜を処理する(S7)。
【0065】
低濃度層2のアノード6を形成する領域の対して3rdPEP&CDEを行い、酸化膜20を所定深さまで選択的に除去する(S8)。
【0066】
選択的に除去された酸化膜20の個所に対してBインプラを行う(S9)。
【0067】
インプラアニール&酸化を行い。アノードが形成される領域に対して拡散を進行させてアノード6を形成させる(S10)。
【0068】
4thPEP等により、アノード6の上の酸化膜20を除去し、その個所にAlスパイク防止用のVa族膜(ブロック電極10)を形成する(S11)。
【0069】
Pt拡散&5thPEPの処理により、チャネルストッパ3の上の酸化膜20を所定量除去する(S12)。
【0070】
Al蒸着と6thPEPの処理により、アノードと6チャネルストッパ3とに、それぞれAlの電極7、8を形成する。
【0071】
次に、上述の本実施の形態の構造による半導体装置と従来の半導体装置との特性の比較例について説明する。なお、各比較例においては、本実施の形態の半導体装置の各部の構成は、図1を援用している。
【0072】
[比較例1]
耐圧特性
比較対象の半導体装置としては、従来の技術の項で図16に模式構成を示したように、多重ガードリング構造を用いている。
【0073】
すなわち、半導体基板(ウエハ)1の上に低濃度層2であるエピタキシャル層が形成され、この低濃度層2の上面(電極と接する)側には、外側から順にチャネルストッパ4、多重のガードリング9およびアノード6が所定の配置関係で形成されている。完全空乏層5とアノード6とは相互に一部がオーバラップした状態で形成されている。
【0074】
また、アノード6のガードリング9側の上面側にはチャネルストッパ4の上面まで延在する絶縁膜である酸化膜3が形成されている。また、アノード6およびガードリング9の上面にはAlの電極7、8aが形成されており、チャネルストッパ3の上面にも電極8が形成されている。
【0075】
耐圧特性を680V〜780Vとした場合、チャネルストッパ4の端部とアノード6の内側との距離は、従来の半導体装置では、320μmであるが、本実施の形態の半導体装置では多重のガードリング9を配置した構造を用いていないため、170μmであり、終端寸法を縮小することができた。
【0076】
[比較例2]
耐圧特性
本実施の形態の半導体装置をアノード6の濃度を低濃度(逆耐圧時に表面電極8、歪み層等に空乏層が届かない濃度にする。例えば1×1017cm−3)にする。また、比較対象の半導体装置としては2種類を対象としている。
【0077】
第1番目は、図15(a)に示した構造で、半導体基板1の上に低濃度層2としてエピタキシャル層3が形成されている。このエピタキシャル層3の表面側には、フォトリソグラフィ工程の後に、イオン注入法、酸化あるいは拡散等の処理により、選択的に除去された領域としてチャネルストッパ4とアノード6とが形成されている。チャネルストッパ4は最外周にn++の領域としてリング状に形成され、このチャネルストッパ4の所定間隔を離間した内側にアノード6が形成されている。チャネルストッパ4とアノード6はそれぞれ電極8、7に接続されており、また、電極8、7間の低濃度層2の上面には絶縁層である酸化膜3が形成されている。
【0078】
第2番目は、図15(b)に示した構造で、基本構造は図15(b)に示した構造と同様であるが、アノード6aのチャネルストッパ4との対向側にはフィールドプレート11(FP)が設けられている。
【0079】
なお、各半導体装置の耐圧は、本実施の形態の半導体装置は280V程度であり、従来の第1番目の半導体装置では、290V程度であり、従来の第2番目の半導体装置では、150〜240V(フィールドプレート11や低濃度層2の膜厚で大きく変化する)である。
【0080】
この場合、本実施の形態の半導体装置は、アノード6は低濃度層2の表面からの深さxjが3μm以下であり、第1番目の半導体装置のアノード6aは、低濃度層2の表面からの深さxjが10μmであり、第2番目の半導体装置のアノード6bは、低濃度層2の表面からの深さxjが2μmである。
【0081】
図5にシミレーション結果をグラフで示すように、本実施の形態の半導体装置のアノード6の耐圧は、アノード6aの厚みがはるかに大きい第1番目の半導体装置と略同等であり、アノード6bの厚みが略同等の第2番目の半導体装置について、フィールドプレート11を具えたものに対しても優れている。
【0082】
[比較例3]
低耐圧SBDでのVF−IF(順方向電圧降下)特性
比較対照の半導体装置としては、図16で示した[比較例1]と同様である。
【0083】
図6にグラフを示すように、この場合の低耐圧SBD(ショットキーバリア障壁)でのVF−IF特性は、VFが60V(60VSBD)の際、定格1Aで、比較対象の装置では0.56V程度であったが、本実施の形態の半導体装置では、完全空乏層5を設けて完全空乏化構造を形成していることにより、耐圧を低下させることなく低濃度層2を薄く出来るので60VSBDは0.52Vである。したがって、約7%の改善を実現している。
【0084】
[比較例4]
VF−IF特性(順方向電圧降下)特性
本実施の形態の半導体装置ならびに比較対象の半導体装置については、[比較例2]の場合と同様である。
【0085】
図7にシミレーション結果をグラフを示すように、本実施の形態の半導体装置のアノード6は表面濃度を低くしているので、定格0.2Aの低電流領域で0.73Vである。一方、比較対象の半導体装置では、何れも定格0.2Aの低電流領域で0.76Vである。したがって、本実施の形態の半導体装置では、4%改善されている。
【0086】
[比較例5]
逆方向回復期間(trr)とQrrの改善
本実施の形態の半導体装置ならびに比較対象の半導体装置については、[比較例2]の場合と同様である。
【0087】
図8にシミレーション結果をグラフで示したように、本発明の半導体装置では完全空乏化部5を設けて、完全空乏化構造にしたことと、アノード6の低濃度化によりにより、逆方向回復期間(trr)85nsであるが、比較対象の第1番目の半導体装置では、95nsである。したがって約10%改善できる。それにより、半導体装置の高速化が可能になる。
【0088】
また、図8で、0値以下に形成されている略三角形状の面積である電気容量Qrrについても、本発明の半導体装置では50nsであり、これに対して、比較対象の低濃度化した半導体装置(比較対象の第2番目の半導体装置)では75nsである。したがって、両者を比較すると、本実施の形態の半導体装置では約30%の改善が可能になる。
【0089】
[比較例6]
オーミック特性
アノード6にAlスパイクによるジャンクション破壊防止のための、通常のAlスパイク対策の電極の構造(Ti/Al)ではVF−IF特性が悪くなってしまう。図9のデータでは、Ti/AlよりMo/Alの方が特性が良いため、Mo/Alで記載している。
【0090】
図9にグラフで示すように、アノード6の表面濃度低下させたことにより、ショットキー接合性を持ち、通常のAlスパイク対策の電極構造ではVF−IF特性が悪くなってしまう。そこで、pTypeに対し低いショットキーバリア障壁ΦB(0.40eV以下)の電極を形成することでほぼオーミック特性を得る事が出来る。その為には、PtあるいはPtシリサイド層(ショットキーバリア障壁ΦB:0.20〜0.3eV程度)を使うことで、ほぼ接触抵抗を低減したオーミック特性を得ることが出来る。
【0091】
この場合、PtあるいはPtシリサイド層の形成は、酸化膜3とSi境界でカバレージの問題からAlスパイクが起き易いが、従来の半導体装置の技術ではジャンクションが深いために、ジャンクション破壊の問題が発生しないが、本実施の形態の半導体装置ように、ジャンクションの非常に浅い構造でも、スパイク防止のために、PtあるいはPtシリサイドの上にバリアメタル(TiやMoやVa族など)を形成後にAlを形成することにより、ジャンクション破壊を防止できる。
【0092】
なお、この場合、pTypeに対し低いショットキーバリア障壁ΦBを持つメタル/スパイク防止バリアメタル/Alの基本構造が必ず必要である。
【0093】
[比較例7]
Vサージの耐量改善
図10にアノードコーナの比較平面図を、図11(a)および(b)に本実施の形態のアノードの接触状態を示す側面断面図図を示している。
【0094】
本実施の形態の半導体装置では、アノード6の形成時にその角部に形成されているアノードコーナ12の曲率(RA)と、アノード6からの電極を取り出す(露出させる)ために、酸化膜に選択的に開口された部分の角部に形成されているコンタクトコーナ13の曲率(RC)との関係が、RA<RCの関係になるように形成されている。
【0095】
また、Vサージ耐量の改善のために、完全空乏化部5とアノード6との境界と、アノード12の電極を露出させるために開口(不図示)された部分との間隔は15μm以上に形成している。また、図11(a)に示すように、アノード6とコンタクト部14との間にシリコン等により形成した抵抗領域15を設けている。
【0096】
本実施の形態の半導体装置のアノード6は、ジャンクションが非常に浅いので、従来技術よりブレークダウン時に電流パスが局所集中を起こし易い。そのため、図10に示した様に、アノードコーナ12aの半径(RA)を、従来の場合の半径Rbに比べて大きくとるように変え、抵抗分を増加させ電流集中の緩和及びブレークダウン電流のdi/dtを小さくすることによって、Vサージ耐量をアップさせている。
【0097】
また、図11(a)に示すように、電極8のコンタクト部14との境界とジャンクションの距離を大きくとる(15μm以上)、又は、コンタクト14との境界とジャンクションとの間に抵抗成分を形成する事により抵抗分を増加させ、ブレークダウン電流のdi/dtを小さくすることでVサージ耐量をアップさせている。
【0098】
次に、本発明の第2の実施の形態として、上述の第1の実施の形態の半導体装置を、よりスイッチング特性を向上された例として、図12に半導体装置の断面の一部を示す模式図を示す。なお、図中右側が半導体装置の中央部に相当する。
【0099】
なお、この実施のでは、アノード6、6a、6b、6c・・・の部分を除けば、上述の第1の実施の形態と構造が同一であるので、重複説明を避けるために同一機能部には同一符号を付して個々の説明を省略する。
【0100】
図13に図12におけるA部の拡大図を示すようにアノード6、6a、6b、6c・・・は分割構造で、各分割されたアノード6、6a、6b、6c・・・はショットキー接合電極17により接合されている。また、アノード6、6a、6b、6c・・・の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されている。それにより、分割されたアノード6、6a、6b、6c・・・間で電流が遮断することは発生せず、迅速に伝達される。
【0101】
なお、アノード6、6a、6b、6c・・・の構造は、図14に示したように、p+領域の内側にp−領域を形成したものを用いることもできる。
【0102】
以上に説明したように、上述の実施の形態によれば、耐圧が600Vクラスの半導体装置で、完全空乏化構造を用いることにより、多重ガードリング9構造をとらないために、終端寸法を縮小できる。
【0103】
また、完全空乏化構造を用いているため、耐圧を低下させることなくエピタキシャル膜を薄く出来るので、定格電流でのVFを約7%改善できる。また、動作時の電気容量も改善することができる。
【0104】
また、pTypeに対し低いショットキーバリア障壁の電極を形成することで、良好なオーミック特性を得ることができる。
【0105】
また、アノードのジャンクションが浅くても、PtあるいはPtシリサイド層の上にバリアメタルを形成後に、Alを形成することによりジャンクション破壊を防止することができる。
また、アノードの角部のアノードコーナを大きくすることにより、Vサージ耐量をアップさせることができる。
【0106】
これらによる耐圧構造は、トランジスタ、MOS、IGBT、整流素子および、複合デバイスなど耐圧を必要とするデバイスで、特に、耐圧が60Vから1000Vの範囲で特に有効である。
【0107】
また、スイッチング特性は、整流素子のうち特にダイオードにおいて、DC−DCコンバータやSW電源など高速スイッチング性を必要とする分野のデバイスで非常に有効である。
【0108】
【発明の効果】
本発明によれば、スイッチング特性と耐圧特性の優れた半導体装置を実現することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態の半導体装置の断面の一部を示す模式図。
【図2】リーチスルーの説明図。
【図3】ショッキーバリア障壁の測定法の説明図。
【図4】本発明の半導体装置の製造工程の説明図。
【図5】耐圧特性の比較を示すグラフ。
【図6】VF−IF特性の比較を示すグラフ。
【図7】VF−IF特性の比較を示すグラフ。
【図8】逆方向回復期間等の特性の比較を示すグラフ。
【図9】オーミック特性の比較を示すグラフ。
【図10】アノードコーナの比較平面図。
【図11】(a)および(b)は、本発明のアノードの接触状態を示す側面断面図。
【図12】本発明の第2の実施の形態の半導体装置の断面の一部を示す模式図。
【図13】アノード部の詳細図。
【図14】アノード部の構造の変形例の詳細図。
【図15】(a)および(b)は、比較対象の従来の半導体装置の模式構成図。
【図16】比較対象の従来の半導体装置の模式構成図。
【図17】従来の半導体装置の一例を示す側面断面図。
【符号の説明】
1…ウエハ(半導体基板)、2…低濃度層、3…酸化膜、4…チャネルストッパ、5…完全空乏化部、6、6a、6b…アノード、7…電極、8…電極、9…ガードリング、10…ブロック電極、11…フィールドプレート、12a…アノードコーナ、13…コンタクトコーナ、15…抵抗領域
Claims (17)
- 少なくとも1層以上の第1導電型の半導体領域が形成されている半導体基板と、この半導体基板の一方の主面上に第2導電型を有する第1の半導体領域とこの第1の半導体領域と同じ導電型を有する第2の半導体領域が前記第1の半導体領域を取り囲むように隣接又は一部が重なって形成され、かつ、前記第1の半導体領域の表面には第1の電極が、また、前記半導体基板の主面と反対側面には第2の電極がそれぞれ接続されている半導体装置であって、
前記第2の半導体領域は、逆バイアスの動作電圧を印加した際に完全空乏化するような不純物濃度によって形成されていることを特徴とする半導体装置。 - 前記第1の半導体領域よりも前記第2の半導体領域の方が、前記電極とのコンタクト面からの深さが深く形成されていることを特徴とする請求項1記載の半導体装置。
- 前記半導体基板の一方の主面上に形成されているチャネルストッパと前記第1の半導体領域との間隔は、200μm以下であることを特徴とする請求項1又は請求項2記載の半導体装置。
- 前記半導体基板主面の不純物濃度が1×1016cm−3以下であることを特徴とする請求項1又は請求項2記載の半導体装置。
- 前記第2の半導体領域は、ベース領域内での前記第1の電極と前記第1の半導体領域のコンタクト面からの深さが3μm以上あることを特徴とする請求項3又は請求項4記載の半導体装置。
- 前記第1の半導体領域は、前記電極とのコンタクト面から3μm以下の深さにより形成されていることを特徴とする請求項3乃至請求項5のいずれか1項に記載の半導体装置。
- 前記第2の半導体領域は、表面濃度が1×1018cm−3以下であることを特徴とする請求項2乃至請求項6のいずれか1項に記載の半導体装置。
- 前記第1の電極は、前記第2の半導体領域の表面に酸化膜を介して、前記第1の半導体領域の前記第2の半導体領域側の端部よりも30μm以上広がって設けられていることを特徴とする請求項1乃至請求項7のいずれか1項に記載の半導体装置。
- 前記第2の半導体領域に接続されている電極として、ショットキーバリア障壁として0.45eV以下の電極が形成されていることを特徴とする請求項7記載の半導体装置。
- 前記第1の半導体領域の寸法は、キャリアのライフタイムに依存するライフタイムの長さよりも小さく設定されていることを特徴とする請求項7記載の半導体装置。
- 前記第1の選択的に形成された半導体領域に接続されている電極として、ショットキーバリア障壁が0.45eV以下の電極が半導体主面の表面を覆うように形成されていることを特徴とする請求項7記載の半導体装置。
- 前記第2の半導体領域に接続されている前記第1の電極は、Pt又はPtシリサイド層よりなることを特徴とする請求項9又は請求項11のいずれか1項に記載の半導体装置。
- 前記第2の半導体領域に接続されている前記第2の電極としてAl電極を使用する場合、このAl電極に接してAlスパイクを防止する為の材料を配置していることを特徴とする請求項項1乃至請求項12のいずれか1項に記載の半導体装置。
- 前記第1の半導体領域上に形成されたPt又はPtシリサイド層と接触して、前記Alスパイクを防止する為の材料が配置されていることを特徴とする請求項13記載の半導体装置。
- 前記第1の半導体領域の形成時に形成される角部の曲率は、該第1の半導体領域から前記第1の電極をコンタクトさせるために開口されている開口の角部の曲率よりも大きく形成されていることを特徴とする請求項1乃至請求項12のいずれか1項に記載の半導体装置。
- 前記第1の半導体領域と第2の半導体領域との端部と、該第1の半導体領域の前記第1の電極をコンタクトさせるために開口された部分との間隔が15μm以上あることを特徴とする請求項項1乃至請求項15のいずれか1項に記載の半導体装置。
- 前記第1の半導体領域と第2の半導体領域との境界と、該第1の半導体領域より前記第1の電極を露出させるために開口された部分との間に選択的に抵抗領域が形成されていることを特徴とする請求項項1乃至請求項16のいずれか1項に記載の半導体装置。
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JP2007036221A (ja) * | 2005-07-07 | 2007-02-08 | Infineon Technologies Ag | チャネル阻止ゾーンを有する半導体部品 |
JP2009141062A (ja) * | 2007-12-05 | 2009-06-25 | Panasonic Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-01-17 JP JP2003009412A patent/JP2004221456A/ja active Pending
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