JP2013222854A - 半導体装置 - Google Patents

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Abstract

【課題】経時劣化、ウエハ面内、ウエハ間およびロット間のばらつき、ブレイクダウン前のリークが小さいクランプダイオードを有する半導体装置を提供する。
【解決手段】クランプダイオードを含む半導体装置は、半導体基板6に設けられた耐圧調整用第一導電型低濃度領域5と、耐圧調整用第一導電型低濃度領域5内に設けられた円形の第二導電型高濃度領域1と、耐圧調整用第一導電型低濃度領域5内に、第二導電型高濃度領域1と接せず、第二導電型高濃度領域1を囲むようにリング状に設けられた素子分離用絶縁膜2と、耐圧調整用第一導電型低濃度領域5内に、素子分離用絶縁膜2のリングの外に設けられた第一導電型高濃度領域3とを有する。
【選択図】図1

Description

本発明は半導体装置に関する。特に、半導体装置において用いられるクランプダイオードに関する。
半導体装置おいて用いられるクランプダイオードはp型半導体とn型半導体との接合耐圧を利用して回路に供給される電圧を一定にする(クランプする)デバイスである。クランプダイオードは、簡便に電圧を制限できるデバイスであり、その需要は高く、電子機器に広く用いられている。
電圧を一定に制限するクランプダイオードにおいては、耐圧のウエハ面内ばらつき、ウエハ間ばらつきおよびロット間ばらつきが小さいこと、経時変化が少ないことが、クランプダイオードを製造する上で、非常に重要である。加えて、ブレイクダウンするまでのリーク電流が小さいことも重要な点となる。簡素な構造ではあるが、上記の特性を全て満たすようにクランプダイオードを作りこむことは容易ではない。
特許文献1は上記の経時変化の改善を図るための発明を開示している。図7に特許文献1の図7に示されている構造の断面図を示す。図7に示すように、素子分離用絶縁膜2から第二導電型高濃度領域1を所定の距離だけ離し、更に、絶縁膜9を介し電極8を設け、前記電極8の電圧を調整することでクランプダイオードの経時変化の改善が可能となることが記載されている。また、図8に同文献の図6に示されている構造の断面図を示す。この構造のように図7における電極8が無い場合でも同様の効果が得られることが記載されている。
特開平11−307787号公報
しかしながら、特許文献1に示された発明では経時変化の改善はされるが、ウエハ面内ばらつき、ウエハ間ばらつきおよびロット間ばらつきの大きさ、ブレイクダウンする前のリークの有無には特許文献1は触れていない。実際に特許文献1に示された発明においては、以下の理由でウエハ面内ばらつき及びロット間ばらつきは減少しない。
図7の構造の場合、電極8に与えられた電圧に応じた電界を、酸化膜9を介して、pn接合に印加するので、その電界によりpn接合耐圧が変動する。理想的には同じ大きさの電圧を電極8に印加すれば耐圧は同じになると考えられるが、実際にはウエハ面内、ウエハ間およびロット間において酸化膜9の厚さが同じではなく、電極8の電圧によるpn接合に加わる電界にばらつきが生じる。そのためにpn接合耐圧がばらつくことになる。
また、図7および図8に存在する素子分離用絶縁膜2の下の第一導電型領域7が存在することで、その不純物がpn接合付近の不純物分布に影響を与え、pn接合の耐圧が変化する。これも理想的には同じ条件で第一導電型領域7を作成すればpn接合の耐圧は同じになるはずだが、実際にはウエハ面内、ウエハ間およびロット間において第一導電型領域7の濃度は同じではないため、pn接合耐圧に対する影響度合いがばらつき、結果的にpn接合耐圧がばらついてしまう。
さらに、特許文献1によると図7の第二導電型高濃度領域1の平面形状を八角形としている(本明細書には図示していない)。このように角が存在する構造においては、電界強度は角部で強くなるため、耐圧はその角部で決定される。図9に第二導電型高濃度領域1の平面形状が矩形の場合と円形の場合の耐圧を示す。このように、明らかに円形に比べ矩形の第二導電型領域1を有するクランプダイオードの方が、耐圧が低い。つまり、矩形の角部に電界が集中し、その角部が耐圧を決定していることが明らかである。理想的には同じ条件でリソグラフィを行えば角部の形状は常に同じになるためpn接合の耐圧は同じになるはずだが、実際にはウエハ面内、ウエハ間およびロット間において、角部の電界強度がばらつき、結果的にpn接合耐圧がばらついてしまう。
このように、pn接合の耐圧をばらつかせる要因は多く、これらのバラツキを抑えるには、可能な限り構造を簡素にしてバラツキ要因となる要素は極限まで廃除しなければならない。
本発明は、上記課題に鑑みてなされ、経時劣化、ウエハ面内、ウエハ間およびロット間のばらつき、ブレイクダウン前のリークが抑制されたクランプダイオードを提供する。
上記課題を解決するために、本発明に係るクランプダイオードを含む半導体装置は、半導体基板に設けられた耐圧調整用第一導電型低濃度領域と、前記耐圧調整用第一導電型低濃度領域内に設けられた円形の第二導電型高濃度領域と、前記耐圧調整用第一導電型低濃度領域内に、前記第二導電型高濃度領域と接せず、前記第二導電型高濃度領域を囲むようにリング状に設けられた素子分離用絶縁膜と、前記耐圧調整用第一導電型低濃度領域内に、前記素子分離用絶縁膜のリングの外に設けられた第一導電型高濃度領域とを有する。
上述の手段を用いることにより、経時劣化、ウエハ面内およびウエハ間およびロット間のばらつき、ブレイクダウン前のリークが小さいクランプダイオードを提供することが可能となる。
本発明の代表例を示す図である。 クランプダイオードにおけるリーク特性の図である。 本発明の変形例1を示す図である。 本発明の変形例2を示す図である。 本発明の変形例4を示す図である。 本発明の変形例5を示す図である。 従来技術の実施例を示す図である。 従来技術の実施例を示す図である。 クランプダイオードにおける電流電圧特性の第二導電型高濃度領域1形状依存性を示した図である。
以下では発明を実施するための形態について図面を用いて説明する。
図1は半導体装置におけるクランプダイオードの第一の実施形態を示す図である。図1(a)に平面図、図1(b)に同図(a)の線分A−A’に沿った断面図を示す。
耐圧調整用第一導電型低濃度領域5が半導体基板6の表面に設けられており、耐圧調整用第一導電型低濃度領域5とは逆の導電型を有する第二導電型高濃度領域1が耐圧調整用第一導電型低濃度領域5の表面の一部に平面図において円形となるように設けられている。耐圧調整用第一導電型低濃度領域5の表面に、第二導電型高濃度領域1とは接せず、第二導電型高濃度領域1を囲むように、リング形状の素子分離用絶縁膜2が設けられている。ここで、リング形状とは必ずしも円環形状あるいはドーナツ形状のことではないので、素子分離用絶縁膜2のリング形状の内側の部分の形状は円形であるが、外形は本実施例では矩形である。更に耐圧調整用第一導電型低濃度領域5に、素子分離用絶縁膜2を囲むように矩形の第一導電型高濃度領域3が設けられている。第二導電型高濃度領域1と第一導電型高濃度領域3の表面は絶縁膜で覆われ、コンタクト4を介して、それぞれ異なる配線に接続される。
第一導電型高濃度領域3と第二導電型高濃度領域1の間に電圧が印加された際には、第二導電型高濃度領域1と耐圧調整用第一導電型低濃度領域5のpn接合のブレイクダウンにより電圧を一定の電圧でクランプする。半導体装置は目的に応じて、クランプダイオードだけを含むことも、クランプダイオード以外にトランジスタなどからなる回路を含むこともある。
<効果1>本発明の図1に示すように、第二導電型高濃度領域1が素子分離用絶縁膜2と接せず設けられているため、特許文献1に記載されているように経時劣化抑制の効果が得られるが、それだけではなくpn接合の耐圧以下の電圧におけるリーク電流も抑制できる効果が得られることを発明者は発見した。図2はクランプダイオードの電圧電流特性を示すグラフである。図2のグラフ中の“接しない”は図1に示すような第二導電型高濃度領域1と素子分離用絶縁膜2が接していない構造を示し、“接する”は第二導電型高濃度領域1と素子分離用絶縁膜2が接している構造を示している。このように、“接しない”構造の方が“接する”構造よりリーク電流が小さい。この理由を、第二導電型高濃度領域1に接する素子分離用絶縁膜2を形成する際、素子分離用絶縁膜2と耐圧調整用第一導電型低濃度領域5との間に歪が生じて耐圧調整用第一導電型低濃度領域5の禁制帯に準位が生成され、その準位を解して電流が流れるため、第二導電型高濃度領域1と素子分離用絶縁膜2が接している構造においてはリーク電流が大きくなると発明者は推察した。
従って、本発明の図1においては、特許文献1の経時劣化の抑制効果とあわせて、課題の一つであるリーク電流の抑制効果が得られる。
<効果2>本発明の図1において、従来構造の図7に示すような電極8および絶縁膜9が存在しないため、課題の一つである電極8からpn接合耐圧に伝わる電界ばらつきが存在せず、結果的にpn接合耐圧のバラツキが低減される。
<効果3>本発明の図1において、従来構造の図7および図8には存在した第一導電型領域7が存在しないため、課題の一つである第一導電型領域7のpn接合耐圧に対する影響度合いのばらつきが無くなり、結果的にpn接合耐圧のばらつきが効果2と合わせて更に低減される。
<効果4>本発明の図1において、第二導型電高濃度領域1の平面形状は円形で角が存在しないため、課題の一つである第二導電型高濃度領域1の角部におけるばらつきによる電界強度のばらつきが無くなり、結果的にpn接合耐圧のばらつきが効果2と3と合わせて更に低減される。
<変形例1>図3に本発明の変形例1の平面図を示す。図3は素子分離絶縁膜2の第二導電型高濃度領域1に面した部分の平面形状が矩形の場合である。このように第二導電型高濃度領域1に素子分離絶縁膜2が接していなければ、素子分離絶縁膜2の平面形状は図1に示したような円形でなく、矩形や6角形などであっても上記の効果1乃至4が得られる。
<変形例2>図4(a)に本発明の変形例2の平面図、図4(b)に同図(a)の線分B−B’の断面図を示す。図4に示した例においては、図3に示した素子分離絶縁膜2が存在しない。このように素子分離絶縁膜2が存在しない場合でも、上記の効果1乃至4が得られる。
<変形例3>図1、図3および図4においては第一導電型高濃度領域3が矩形のリング状に配置されている。は第一導電型高濃度領域3が矩形以外の形状であっても、あるいはリング状となっていなくても、上記の効果1〜効果4の効果が得られる。
<変形例4>また、クランプダイオードにおいて、どの電流帯でも同じ電圧でクランプさせるためには急峻なブレイクダウン特性が要求される。この急峻なブレイクダウン特性を得るためには寄生抵抗を減らせばよいが、本発明において、第二導電型高濃度領域1と第一導電型高濃度領域2の距離を短くすることで耐圧調整用第一導電型低濃度領域5の寄生抵抗を減らし急峻なブレイクダウン特性を得ることができる。
この耐圧調整用第一導電型低濃度領域5の寄生抵抗を極限まで減らした図1のタイプのクランプダイオードの平面図を図5(a)に示し、図4のタイプのクランプダイオードの平面図を図5(b)に示す。
このように、素子分離絶縁膜2と第一導電型高濃度領域2のリング形状を全て円形からなる円環形状にし、夫々のサイズをデザインルールの最小値に設定することで、耐圧調整用第一導電型低濃度領域5の寄生抵抗を極限まで減らすことができ、最も急峻なブレイクダウン特性を得ることが可能となる。
<変形例5>図6(a)と(b)は図5(a)と(b)を変形したクランプダイオードの平面図である。このように第一導電型高濃度領域2のリング形状の外側の部分を円形以外の形状を成していても、耐圧調整用第一導電型低濃度領域5の寄生抵抗は図5と同じであるため、変形例4と同じ効果が得られる。
<変形例6>上記全ての本発明において、素子分離絶縁膜2はLOCOSを想定しているが、この素子分離絶縁膜2がSTI(Shallow Trench Isolation)でも同じ効果が得られる。このように、本発明は上記の実施形態に限定されるものではなく、本発明はその要旨を逸脱しない範囲で変形して実施できる。
1 第二導電型高濃度領域
2 素子分離用絶縁膜
3 第一導電型高濃度領域
4 コンタクト
5 耐圧調整用第一導電型低濃度領域
6 半導体基板
7 第一導電型領域
8 電極
9 絶縁膜

Claims (6)

  1. 半導体基板と、
    前記半導体基板に設けられた耐圧調整用第一導電型低濃度領域と、
    前記耐圧調整用第一導電型低濃度領域内の表面近傍に設けられた円形の第二導電型高濃度領域と、
    前記耐圧調整用第一導電型低濃度領域内の表面に、前記第二導電型高濃度領域と接せず、前記第二導電型高濃度領域を囲むように設けられたリング形状を有する素子分離用絶縁膜と、
    前記耐圧調整用第一導電型低濃度領域内であって、前記素子分離用絶縁膜の外側に設けられた第一導電型高濃度領域と、
    を有することを特徴とする半導体装置。
  2. 前記第一導電型高濃度領域が、リング形状を有しており、前記素子分離用絶縁膜を囲むように設けられていることを特徴とする請求項1に記載の半導体装置。
  3. 前記素子分離用絶縁膜のリング形状が円環形状であり、
    前記第一導電型高濃度領域の少なくともリング形状の内側の部分が円形であることを特徴とする請求項2に記載の半導体装置。
  4. 半導体基板と、
    前記半導体基板に設けられた耐圧調整用第一導電型低濃度領域と、
    前記耐圧調整用第一導電型低濃度領域内の表面近傍に設けられた円形の第二導電型高濃度領域と、
    前記耐圧調整用第一導電型低濃度領域内の表面に、前記第二導電型高濃度領域と接せずに設けられた第一導電型高濃度領域と、
    を有することを特徴とする半導体装置。
  5. 前記第一導電型高濃度領域が、リング形状を有し、前記第二導電型高濃度領域を囲むように設けられていることを特徴とする請求項4に記載の半導体装置。
  6. 前記第一導電型高濃度領域の少なくともリング形状の内側の部分が円形であることを特徴とする請求項5に記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104455A (ja) * 1992-09-21 1994-04-15 Hitachi Ltd pn接合ダイオードおよびこれを用いた半導体集積回路装置
JPH07106604A (ja) * 1993-09-10 1995-04-21 Sgs Thomson Microelettronica Spa 集積電圧制限兼安定化素子の製造方法
JPH10242484A (ja) * 1997-02-24 1998-09-11 Rohm Co Ltd クランプ素子
JPH10321878A (ja) * 1997-03-18 1998-12-04 Toshiba Corp 高耐圧半導体装置
JP2000022175A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 高耐圧半導体装置
JP2011097021A (ja) * 2009-09-30 2011-05-12 Denso Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08227999A (ja) * 1994-12-21 1996-09-03 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ及びその製造方法並びに半導体集積回路及びその製造方法
JP3472476B2 (ja) 1998-04-17 2003-12-02 松下電器産業株式会社 半導体装置及びその駆動方法
JP4016595B2 (ja) * 2000-12-12 2007-12-05 サンケン電気株式会社 半導体装置及びその製造方法
US7667268B2 (en) * 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
TW560042B (en) * 2002-09-18 2003-11-01 Vanguard Int Semiconduct Corp ESD protection device
JP4469584B2 (ja) * 2003-09-12 2010-05-26 株式会社東芝 半導体装置
JP2007134596A (ja) * 2005-11-11 2007-05-31 Matsushita Electric Ind Co Ltd サージ保護用半導体装置
JP5493435B2 (ja) * 2009-04-08 2014-05-14 富士電機株式会社 高耐圧半導体装置および高電圧集積回路装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06104455A (ja) * 1992-09-21 1994-04-15 Hitachi Ltd pn接合ダイオードおよびこれを用いた半導体集積回路装置
JPH07106604A (ja) * 1993-09-10 1995-04-21 Sgs Thomson Microelettronica Spa 集積電圧制限兼安定化素子の製造方法
JPH10242484A (ja) * 1997-02-24 1998-09-11 Rohm Co Ltd クランプ素子
JPH10321878A (ja) * 1997-03-18 1998-12-04 Toshiba Corp 高耐圧半導体装置
JP2000022175A (ja) * 1998-06-30 2000-01-21 Toshiba Corp 高耐圧半導体装置
JP2011097021A (ja) * 2009-09-30 2011-05-12 Denso Corp 半導体装置およびその製造方法

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