JP2017050452A - 半導体装置 - Google Patents
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Abstract
【課題】簡易なフィールドプレート構造でＭＯＳの耐圧を向上する。
【解決手段】一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンで形成されたフィールドプレートを有し、フィールドプレートはドレイン電位接続側からソース電位接続側の区間で交互にＰ型層、Ｎ型層を繰り返し、Ｐ型層およびＮ型層の幅が、中心部から外周部に向かい狭くなる。
また、中心部側のＰ型層、Ｎ型層の幅をそれぞれa1, b1、中心部側より一つ外周側のＰ型層、Ｎ型層の幅をそれぞれa2, b2とした場合、4/5a１≧a2, かつ 4/5b1≧b2であること望ましい。
【選択図】図４
【解決手段】一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンで形成されたフィールドプレートを有し、フィールドプレートはドレイン電位接続側からソース電位接続側の区間で交互にＰ型層、Ｎ型層を繰り返し、Ｐ型層およびＮ型層の幅が、中心部から外周部に向かい狭くなる。
また、中心部側のＰ型層、Ｎ型層の幅をそれぞれa1, b1、中心部側より一つ外周側のＰ型層、Ｎ型層の幅をそれぞれa2, b2とした場合、4/5a１≧a2, かつ 4/5b1≧b2であること望ましい。
【選択図】図４
Description
本発明は構造が簡易で、低コストで高耐圧化が図れる構造の半導体装置に関する。
パワーＭＯＳＦＥＴに関してはスイッチング時間短縮と共に、高耐圧化が求められ、多様なフィールドプレート構造が採用されている。
しかしながらフィールドプレートによって高耐圧化を図ろうとすると、フィールドプレートを二段にするなど構造が複雑になり、高コスト化するという問題があった。
本発明は、上記問題点を解決し、構造が簡易で低コストで耐圧向上が図れるＭＯＳの構造を提案することを目的とする。
外周部に形成され、一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンで形成されたフィールドプレートを有し、
フィールドプレートは、前記ドレイン電位接続側から前記ソース電位接続側の区間において、Ｐ型層とＮ型層が交互に続く構造を有し、Ｐ型層およびＮ型層の幅が、それぞれ中心部から外周部に向かって狭くなってゆくことを特徴とする半導体装置。
本発明によれば、フィールドプレートの構造を二段にするなど複雑にせず、素子の高耐圧化が図れる
以下、本発明の実施の形態となる構造について説明する。
図１、図２に示すように従来構造のフィールドプレート１４は、絶縁膜上に形成され、一端がドレイン電極、もう一端がソース電極と接続されている。フィールドプレートは、例えば厚さ０．２μｍから２０．５μｍの厚みからなる高抵抗のポリシリコンで形成されている。高抵抗ポリシリコンの両エッジ部はデバイスのドレインとソースと同じ電位になっているため逆バイアスが印加された時、逆バイアス電圧が一様に高抵抗ポリシリコン層に分布する。そのため高抵抗ポリシリコン層下のリサーフ層の表面電位も均一に分布し、これによってリサーフ空乏層をより外側に伸ばすことができる。しかしこの構造では図２のように空乏層がＰ−リサーフ拡散層の角部で伸びにくくなり、この部分で耐圧が低くなるという問題があった。
本発明の構造を図３、図４に示す。本発明の構造では、一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンから形成されたフィールドプレートを有し、フィールドプレートの構造が、前記ドレイン電位接続側と前記ソース電位接続側の区間においてＰ型層とＮ型層が交互に繰り返し、かつ中心部から外周部に向かってＰ型層とＮ型層の幅が狭くなる構造を有している。このような構造にすることでＰＮ接合に逆バイアスが印加された場合、Ｐ型層、Ｎ型層の幅を中心部と外周部で同じにするよりも、ＰＮ接合に空乏層が広がり、ポリシリコンに容量接合が形成されるので、Ｐ−層（リサーフ）の角部の空乏層の幅を一層広げることができ、耐圧を高くすることが可能になる。
図3および図４に示す本発明の構造においては、ドレイン電位で接続された前記フィールドプレート端部が前記Ｐ型層であり、前記ソース電位で接続された前記フィールドプレート端部が前記Ｎ型層になる。また、空乏層を均一に延ばすにはＰ型層とＮ型層の幅の関係を最適化する必要があり、中心部側のＰ型層、Ｎ型層の幅をそれぞれa1, b1、中心部側より一つ外周側のＰ型層、Ｎ型層の幅をa2, b2とした場合、4/5a１≧a2, 、かつ4/5b1≧b2の関係にあることが望ましい。
本発明の構造を図３、図４に示す。本発明の構造では、一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンから形成されたフィールドプレートを有し、フィールドプレートの構造が、前記ドレイン電位接続側と前記ソース電位接続側の区間においてＰ型層とＮ型層が交互に繰り返し、かつ中心部から外周部に向かってＰ型層とＮ型層の幅が狭くなる構造を有している。このような構造にすることでＰＮ接合に逆バイアスが印加された場合、Ｐ型層、Ｎ型層の幅を中心部と外周部で同じにするよりも、ＰＮ接合に空乏層が広がり、ポリシリコンに容量接合が形成されるので、Ｐ−層（リサーフ）の角部の空乏層の幅を一層広げることができ、耐圧を高くすることが可能になる。
図3および図４に示す本発明の構造においては、ドレイン電位で接続された前記フィールドプレート端部が前記Ｐ型層であり、前記ソース電位で接続された前記フィールドプレート端部が前記Ｎ型層になる。また、空乏層を均一に延ばすにはＰ型層とＮ型層の幅の関係を最適化する必要があり、中心部側のＰ型層、Ｎ型層の幅をそれぞれa1, b1、中心部側より一つ外周側のＰ型層、Ｎ型層の幅をa2, b2とした場合、4/5a１≧a2, 、かつ4/5b1≧b2の関係にあることが望ましい。
１、ドレイン拡散層（Ｎ＋）
２、Ｎ−層
３、Ｐ層（ベース）
４、Ｐ−層（リサーフ）
５、Ｎ＋層
６、フィールドプレート（Ｎ層）
７、電極（フィールドプレートをドレイン電位に接続）
８、電極 （フィールドプレートをソース電位に接続）
９、絶縁膜
１０、ソース拡散層(N+層)
１１、トレンチゲート電極
１２、フィールドプレート（Ｐ層）
１３、空乏層
１４、フィールドプレート
１５、ソース電極
Claims (2)
- 一方の端部をドレイン電位で接続し、他方の端部をソース電位で接続したポリシリコンで形成されたフィールドプレートを有し、前記フィールドプレートの構造が、前記ドレイン電位接続側から前記ソース電位接続側の区間で交互にＰ型層とＮ型層を繰り返す構造を有し、前記Ｐ型層および前記Ｎ型層の幅が、それぞれ中心部から外周部に向かうに従って狭くなってゆくことを特徴とする半導体装置。
- 中心部側のＰ型拡散層、Ｎ型拡散層の幅をそれぞれa1, b1、前記中心部側より一つ外周側のＰ型層、Ｎ型層の幅をそれぞれa2, b2とした場合、4/5a１≧a2, かつ 4/5b1≧b2であることを特徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015173771A JP2017050452A (ja) | 2015-09-03 | 2015-09-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015173771A JP2017050452A (ja) | 2015-09-03 | 2015-09-03 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2017050452A true JP2017050452A (ja) | 2017-03-09 |
Family
ID=58279597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015173771A Pending JP2017050452A (ja) | 2015-09-03 | 2015-09-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2017050452A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| JPH09186315A (ja) * | 1995-12-28 | 1997-07-15 | Hitachi Ltd | 半導体装置 |
-
2015
- 2015-09-03 JP JP2015173771A patent/JP2017050452A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07326743A (ja) * | 1994-05-31 | 1995-12-12 | Fuji Electric Co Ltd | プレーナ型半導体素子 |
| JPH09186315A (ja) * | 1995-12-28 | 1997-07-15 | Hitachi Ltd | 半導体装置 |
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