CN110226234A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其包含：半导体层，其具有一侧的第一主面和另一侧的第二主面；单位单元，其包含：在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域；栅极电极层，其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置；以及第一主面电极，其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域，并在与所述二极管区域之间形成肖特基接合，且在与所述第一导电型区域之间形成欧姆接合。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
专利文献1的图14公开了一种半导体装置，其包含：形成有栅极沟槽的SiC外延层、因栅极沟槽而以彼此分离的方式形成于SiC外延层的肖特基单元和pn二极管单元。
在该半导体装置中，利用肖特基单元形成了肖特基势垒二极管。另外，利用pn二极管单元形成了MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)。
在SiC外延层由一个肖特基单元、和围绕该一个肖特基单元的多个pn二极管单元形成了一个单元组。在SiC外延层呈矩阵状排列有多个这种结构的单元组。
现有技术文献
专利文献
专利文献1:国际公开第2012/105611A1号
发明内容
发明所要解决的课题
本案发明人对于专利文献1的半导体装置进行了深入研究，结果发现肖特基势垒二极管的导通损失仍有降低的余地。如果正向电流的增加率相对于正向电压的增加率而言越大，则肖特基势垒二极管的导通损失就越小。
专利文献1的半导体装置具有肖特基单元和pn二极管单元彼此分开地做成的结构。在这种结构中，肖特基单元用的电流路径和pn二极管单元用的电流路径在半导体层内分散。
因此，即使增加正向电压也无法使正向电流如期待的那样上升。这种问题会妨碍肖特基势垒二极管的导通损失的降低。
因此，本发明的一实施方式提供一种半导体装置，其能够降低肖特基势垒二极管的导通损失。
用于解决课题的方案
本发明的一实施方式提供一种半导体装置，其包含：半导体层，其具有一侧的第一主面和另一侧的第二主面；单位单元，其包含：在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域；栅极电极层，其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置；以及第一主面电极，其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域，并在与所述二极管区域之间形成肖特基接合，且在与所述第一导电型区域之间形成欧姆接合。
根据该半导体装置，第一主面电极在与二极管区域之间形成了肖特基接合，并在与晶体管的第一导电型区域之间形成了欧姆接合。由此，在一个单位单元中形成了肖特基势垒二极管以及绝缘栅极型的晶体管。
因此，肖特基势垒二极管用的电流路径以及晶体管用的电流路径在半导体层形成于单位单元的正下方的区域。由此，能够抑制肖特基势垒二极管用的电流路径以及晶体管用的电流路径在半导体层内分散的情况。其结果是，能够相对于正向电压的增加率而言提高正向电流的增加率，从而能够降低肖特基势垒二极管的导通损失。
关于本发明的上述的、或者此外其它的目的、特征以及效果，通过参照附图对下述实施方式进行说明而更加明了。
附图说明
图1是本发明第一实施方式的半导体装置的俯视图。
图2是图1所示区域II的放大图，是去除了半导体层的第一主面以上的结构的图。
图3是沿着图2的III-III线的剖视图。
图4是图3的主要部分的放大图。
图5是表示图1的半导体装置的电气结构的电路图。
图6是从电气方面对参考例的半导体装置的结构进行说明的图。
图7是从电气方面对图1的半导体装置的结构进行说明的图。
图8是表示SBD的电流—电压特性的测定结果的图表。
图9是表示通过模拟求出图1的半导体装置的主要部分的电流密度分布的结果的图。
图10是与图2对应的部分的俯视图，是表示单位单元的纵横比为“2”的结构的图。
图11是与图2对应的部分的俯视图，是表示单位单元的纵横比为“3”的结构的图。
图12是表示SBD的电流—电压特性的测定结果的图表。
图13是表示器件形成区域的一部分的俯视图，是本发明第二实施方式的半导体装置的俯视图。
图14是表示器件形成区域的一部分的俯视图，是本发明第三实施方式的半导体装置的俯视图。
图15是本发明第四实施方式的半导体装置的俯视图。
图16是从图15去除了表面电极的俯视图，是对半导体层的第一主面上的结构进行说明的图。
图17是图16所示区域XVII的放大图，是去除了半导体层的第一主面以上的结构的图。
图18是沿着图17的XVIII-XVIII线的剖视图。
图19是图18所示区域XIX的放大图。
图20是表示杂质浓度曲线的图表。
图21A是对图15所示半导体装置的制造方法的一例进行说明的剖视图。
图21B是表示图21A之后的工序的剖视图。
图21C是表示图21B之后的工序的剖视图。
图21D是表示图21C之后的工序的剖视图。
图21E是表示图21D之后的工序的剖视图。
图21F是表示图21E之后的工序的剖视图。
图21G是表示图21F之后的工序的剖视图。
图21H是表示图21G之后的工序的剖视图。
图21I是表示图21H之后的工序的剖视图。
图21J是表示图21I之后的工序的剖视图。
图21K是表示图21J之后的工序的剖视图。
图21L是表示图21K之后的工序的剖视图。
图21M是表示图21L之后的工序的剖视图。
图21N是表示图21M之后的工序的剖视图。
图21O是表示图21N之后的工序的剖视图。
图21P是表示图21O之后的工序的剖视图。
图22是与图19对应的部分的剖视图，是本发明第五实施方式的半导体装置的剖视图。
图23是表示器件形成区域的一部分的俯视图，是本发明第六实施方式的半导体装置的俯视图。
图24是表示器件形成区域的一部分的俯视图，是本发明第七实施方式的半导体装置的俯视图。
图25是本发明第八实施方式的半导体装置的俯视图。
图26是从图25去除了表面电极的俯视图，是对半导体层的第一主面上的结构进行说明的图。
图27是与图18对应的部分的剖视图，是本发明第九实施方式的半导体装置的剖视图。
图28是表示器件形成区域的一部分的俯视图，是本发明第十实施方式的半导体装置的俯视图。
具体实施方式
图1是本发明第一实施方式的半导体装置1的俯视图。
半导体装置1包含芯片状的半导体层2。半导体层2包含：一侧的第一主面3、另一侧的第二主面4、将第一主面3和第二主面4连接的四个侧面5A、5B、5C、5D。
半导体层2的第一主面3和第二主面4形成为在从它们的法线方向观察的俯视(以下简称为“俯视”)下呈四边形状。侧面5A和侧面5C彼此对置。侧面5B和侧面5D彼此对置。
在半导体层2设定有器件形成区域6以及外侧区域7。器件形成区域6是形成有SBD(Schottky Barrier Diode：肖特基势垒二极管)8以及作为绝缘栅极型的晶体管的一例的MISFET(Metal Insulator Semiconductor Field Effect Transistor：金属绝缘体半导体场效应晶体管)9的区域。器件形成区域6也称为有源区域。
器件形成区域6在俯视下从半导体层2的周缘起在该半导体层2的内侧区域空开间隔设定于半导体层2的中央区域。在该方式中，器件形成区域6在俯视下设定为具有与半导体层2的侧面5A～5D平行的四边的四边形状。
外侧区域7设定于半导体层2的周缘与器件形成区域6的周缘之间的区域。外侧区域7设定为在俯视下呈围绕器件形成区域6的环状(四角环状)。
器件形成区域6的平面面积SF与半导体层2的第一主面3的平面面积SE的比SE/SF可以为70％以上85％以下。半导体层2的第一主面3的平面面积SE可以为16mm2以上25mm2以下。外侧区域7的宽度WO可以为0.1mm以上0.3mm以下。外侧区域7的宽度WO定义为与外侧区域7延伸的方向正交的方向的宽度。
在半导体层2的第一主面3上形成有栅极电极10、源极电极11(第一主面电极)。栅极电极10包含栅极焊盘12和栅极指13。
栅极焊盘12在俯视下沿着任意的一个侧面(在该方式中为侧面5A)形成。栅极焊盘12在俯视下形成于侧面5A的中央区域。栅极焊盘12在该方式中以横跨外侧区域7与器件形成区域6的边界的方式从外侧区域7向器件形成区域6引出。
在该方式中，栅极焊盘12形成为在俯视下呈四边形状。栅极焊盘12也可以沿着一个角部形成，该一个角部在俯视下将沿着彼此交叉(正交)的方向延伸的两个侧面5A～5D连接。
栅极指13沿着器件形成区域6的周缘从栅极焊盘12呈带状引出。在该方式中，栅极指13形成为在俯视下呈围绕器件形成区域6的环状(四角环状)。栅极指13也可以形成为从三个方向划出器件形成区域6。
源极电极11在俯视下形成于由栅极电极10的内缘划出的C字形的区域。在该方式中，源极电极11形成为在俯视下呈沿着栅极电极10的内缘的C字形。
源极电极11包覆器件形成区域6的大部分。源极电极11也可以构成为具有彼此分割的多个电极部分，且由该多个电极部分包覆器件形成区域6。
在该方式中，在栅极焊盘12连接栅极用的第一键合引线。第一键合引线可以为铝线。在该方式中，在源极电极11连接源极用的第二键合引线。第二键合引线可以为铝线。
图2是图1所示区域II的放大图，是去除了半导体层2的第一主面3以上的结构的图。
参照图2，在器件形成区域6形成有单位单元15，该单位单元15形成SBD8和MISFET9。图2示出了多个单位单元15呈矩阵状排列的例子。
多个单位单元15以沿着任意的第一方向X以及与第一方向X交叉的第二方向Y空开间隔的方式形成。在该方式中，第一方向X是沿着半导体层2的侧面5A～5D中的任意的侧面(在该方式中为侧面5B、5D)的方向。第二方向Y是沿着与所述任意的侧面正交的侧面(在该方式中为侧面5A、5C)的方向。在该方式中，第二方向Y是与第一方向X正交的方向。
单位单元15形成为在俯视下呈四边形状。在此，单位单元15的纵横比L2/L1是“1”。纵横比L2/L1定义为：沿着单位单元15的第二方向Y的一边的长度L2与沿着单位单元15的第一方向X的一边的长度L1的比。
也就是说在该方式中，单位单元15形成为在俯视下呈正方形状。单位单元15的一边的长度L1、L2可以分别为5μm以上15μm以下(例如10μm左右)。
在半导体层2的第一主面3形成有第一线部16、第二线部17以及交叉部18。第一线部16、第二线部17以及交叉部18均由从单位单元15露出的半导体层2的第一主面3形成。
第一线部16在多个单位单元15之间的区域沿着第一方向X延伸，并且划出了在第二方向Y上相邻的多个单位单元15之间的区域。第二线部17在多个单位单元15之间的区域沿着第二方向Y延伸，并且划出了在第一方向X上相邻的多个单位单元15之间的区域。交叉部18是第一线部16与第二线部17交叉的部分。
第一线部16的第二方向Y的宽度W1可以为0.8μm以上3.0μm以下。第二线部17的第一方向X的宽度W2可以为0.8μm以上3.0μm以下。
在交叉部18处的半导体层2的第一主面3的表层部形成有杂质区域19。杂质区域19使得半导体层2的第一主面3的表层部、尤其是相邻的单位单元15之间所产生的电场缓和。杂质区域19抑制了半导体装置1的耐压降低。
在该方式中，杂质区域19包含p型杂质区域或p+型杂质区域。杂质区域19在与半导体层2(后述的n－型外延层22)之间形成了pn接合部。
图3是沿着图2的III-III线的剖视图。图4是图3的主要部分的放大图。以下根据需要也参照图2。
参照图3，半导体层2具有层叠结构，该层叠结构包含：n+型半导体基板21、在n+型半导体基板21上形成的n－型外延层22。由n－型外延层22形成了半导体层2的第一主面3。由n+型半导体基板21形成了半导体层2的第二主面4。
在该方式中，n+型半导体基板21包含宽带隙半导体。n+型半导体基板21可以包含SiC、金刚石或氮化物半导体。n+型半导体基板21的偏斜角可以为4°。
在该方式中，n－型外延层22包含宽带隙半导体。n－型外延层22可以包含SiC、金刚石或氮化物半导体。SiC可以是4H－SiC。氮化物半导体可以是GaN。
n－型外延层22可以由与n+型半导体基板21相同种类的材料形成。n－型外延层22可以由与n+型半导体基板21不同种类的材料形成。
以下对n+型半导体基板21和n－型外延层22都包含SiC(4H－SiC)的例子进行说明。即，n+型半导体基板21具有从[0001]面起相对于＜11－20＞方向设置有10°以内的偏斜角的主面。偏斜角具体而言为2°或4°。
n－型外延层22通过从n+型半导体基板21的主面使SiC进行外延生长而形成。因此，n－型外延层22具有从[0001]面相对于＜11－20＞方向设置有10°以内的偏斜角的主面。偏斜角具体而言为2°或4°。
在该方式中，第一方向X设定为与＜11－20＞方向正交的方向，第二方向Y设定为＜11－20＞方向。因此，多个单位单元15以沿着＜11－20＞方向以及与＜11－20＞方向正交的方向空开间隔的方式排列。
在使用具有10℃以内的偏斜角的4H－SiC基板并将多个单位单元15沿着＜11－20＞方向排列的情况下，在彼此相邻的多个单位单元15，电场与晶体取向的关系彼此相同。
单位单元15的耐压强度会因局部的电场集中而降低。因此，当在多个单位单元15中的某个单位单元15发生电场局部地集中时，会由于某个单位单元15而限制多个单位单元15作为整体的耐压强度。
因此，通过将多个单位单元15排列为使得电场和晶体取向的关系彼此相同，从而能够抑制在多个单位单元15中的某个单位单元15发生电场局部地集中。由此，能够使各单位单元15的耐压强度均等地接近，从而能够抑制半导体装置1的耐压降低。
在半导体层2的第二主面4连接有漏极电极23(第二主面电极)。漏极电极23包覆半导体层2的第二主面4，并在与n+型半导体基板21之间形成了欧姆接合。
在半导体层2，n+型半导体基板21作为低电阻区域(漏极区域)而形成。在半导体层2，n－型外延层22作为高电阻区域(漂移区域)而形成。
n－型外延层22的厚度可以为5μm以上30μm以下。通过使n－型外延层22的厚度增大，从而能够使半导体装置1的耐压提高。
例如，通过将n－型外延层22的厚度设定为5μm以上，从而能够获得600V以上的耐压。例如，通过将n－型外延层22的厚度设定为20μm以上，从而能够获得3000V以上的耐压。
参照图2和图3，在半导体层2的第一主面3的表层部形成有多个单位单元15。各单位单元15包含：n－型二极管区域24、p型阱区25、n+型源极区域26(第一导电型区域)以及p+型接触区域27。
n－型二极管区域24在半导体层2的第一主面3的表层部形成。n－型二极管区域24形成为在俯视下呈四边形状。在该方式中，n－型二极管区域24直接利用n－型外延层22的一部分区域而形成。因此，n－型二极管区域24具有与n－型外延层22的n型杂质浓度大致相同的n型杂质浓度。
n－型二极管区域24也可以通过向n－型外延层22的表层部进一步注入n型杂质而形成。此时，n－型二极管区域24的表层部也可以具有比n－型外延层22的n型杂质浓度高的n型杂质浓度。
n－型二极管区域24的平面面积SD与单位单元15的平面面积SC的面积比SD/SC为0.005以上0.015以下(例如0.01左右)。以下将面积比SD/SC称为：“n－型二极管区域24与单位单元15的面积比SD/SC”。
n－型二极管区域24的纵横比L4/L3也可以为“1”以上。纵横比L4/L3定义为：n－型二极管区域24的沿着第二方向Y的一边的长度L4与n－型二极管区域24的沿着第一方向X的一边的长度L3的比。
在此，示出了n－型二极管区域24的纵横比L4/L3是“1”的例子。因此，n－型二极管区域24在此形成为在俯视下呈正方形状。n－型二极管区域24的一边的长度L3、L4也可以分别为1μm以上1.5μm以下(例如1.2μm左右)。
p型阱区25在半导体层2的第一主面3的表层部沿着n－型二极管区域24的周缘形成。具体而言，p型阱区25形成为在俯视下呈围绕n－型二极管区域24的环状(四角环状)。
p型阱区25的外周缘形成了单位单元15的外周缘。p型阱区25在n－型二极管区域24和n－型外延层22之间形成了第一pn接合部。
参照图4，由第一pn接合部形成了第一二极管28，该第一二极管28以p型阱区25为正极，并以n－型二极管区域24(漏极电极23)为负极。
n+型源极区域26在p型阱区25的表层部形成。n+型源极区域26具有比n－型二极管区域24的n型杂质浓度高的n型杂质浓度。
n+型源极区域26以从p型阱区25的内周缘和外周缘空开间隔的方式形成。在该方式中，n+型源极区域26形成为在俯视中沿着p型阱区25的环状(四角环状)。
p+型接触区域27在p型阱区25的表层部形成。p+型接触区域27在p型阱区25的表层部形成于n－型二极管区域24与n+型源极区域26之间的区域。p+型接触区域27具有比p型阱区25的p型杂质浓度高的p型杂质浓度。
在该方式中，p+型接触区域27形成为在俯视中沿着p型阱区25的内周缘的环状(四角环状)。在该方式中，p+型接触区域27从p型阱区25的内周缘露出，并在与n－型二极管区域24之间形成了第二pn接合部。
参照图4，p+型接触区域27包含第一区域29和第二区域30。p+型接触区域27的第一区域29在p型阱区25内形成。p+型接触区域27的第二区域30从第一区域29向n－型二极管区域24内引出。
p+型接触区域27的第二区域30横跨p型阱区25与n－型二极管区域24的边界区域。p+型接触区域27的第二区域30在与n－型二极管区域24之间形成了第二pn接合部。由第二pn接合部形成了第二二极管31，该第二二极管31以p+型接触区域27为正极，并以n－型二极管区域24(漏极电极23)为负极。
各单位单元15具有JBS(Junction Barrier Schottky：结势垒肖特基)结构。JBS结构包含形成在n－型二极管区域24与p型阱区25之间的第一pn接合部。另外，JBS结构包含形成在n－型二极管区域24与p+型接触区域27之间的第二pn接合部。
此外，在n－型外延层22的表层部利用各单位单元15形成了JFET(Junction FieldEffect Transistor：结场效应晶体管)结构。
JFET结构包含第一pnp结构和第二pnp结构。第一pnp结构由n－型外延层22的第一线部16、以及隔着第一线部16彼此相邻的p型阱区25形成。第二pnp结构由n－型外延层22的第二线部17、以及隔着第二线部17彼此相邻的p型阱区25形成。
参照图3，在半导体层2的第一主面3上形成有平面型栅极结构。平面型栅极结构具有层叠结构，该层叠结构包含栅极绝缘层32和栅极电极层33。在该方式中，平面型栅极结构形成为在俯视中呈沿着第一线部16和第二线部17的格子状。
栅极电极层33与栅极电极10电连接。栅极电极层33隔着栅极绝缘层32与p型阱区25、n+型源极区域26以及n－型外延层22对置。
具体而言，栅极电极层33从第一线部16、第二线部17以及交叉部18上的区域向各单位单元15上的区域延伸，并选择性地包覆各单位单元15的p型阱区25和n+型源极区域26。
在半导体层2的第一主面3上形成有绝缘层34。绝缘层34包覆栅极电极层33。在绝缘层34选择性形成有使n－型二极管区域24、n+型源极区域26以及p+型接触区域27露出的接触孔35。
源极电极11在绝缘层34上形成。源极电极11从绝缘层34上进入接触孔35。源极电极11在接触孔35内将n－型二极管区域24、n+型源极区域26以及p+型接触区域27一并地包覆。
源极电极11在与n－型二极管区域24之间形成了肖特基接合。由此，参照图4，形成了以源极电极11为正极、并以n－型二极管区域24(漏极电极23)为负极的SBD8。
源极电极11在n+型源极区域26与p+型接触区域27之间形成了欧姆接合。由此，形成了包含半导体层2、p型阱区25、n+型源极区域26、p+型接触区域27、栅极绝缘层32、栅极电极10(栅极电极层33)、源极电极11以及漏极电极23的MISFET9。
图5是表示图1的半导体装置1的电气结构的电路图。
参照图5，半导体装置1包含SBD8、MISFET9、第一二极管28以及第二二极管31。SBD8、第一二极管28以及第二二极管31形成了MISFET9的续流二极管。
SBD8与MISFET9并联连接。SBD8的正极与MISFET9的源极电极11连接。SBD8的负极与MISFET9的漏极电极23连接。
第一二极管28与MISFET9并联连接。第一二极管28的正极与MISFET9的源极电极11连接。第一二极管28的负极与MISFET9的漏极电极23连接。
第二二极管31与MISFET9并联连接。第二二极管31的正极与MISFET9的源极电极11连接。第二二极管31的负极与MISFET9的漏极电极23连接。
MISFET9的源极电极11兼作SBD8的正极电极、第一二极管28的正极电极以及第二二极管31的正极电极。MISFET9的漏极电极23兼作SBD8的负极电极、第一二极管28的负极电极以及第二二极管31的负极电极。
图6是从电气的方面对参考例的半导体装置41的结构进行说明的图。以下仅对与半导体装置1不同点进行说明并省略对其它方面的说明。
参考例的半导体装置41与半导体装置1的区别在于构成为不含单位单元15。具体而言，参考例的半导体装置41构成为SBD8用的SBD单元42、MISFET9用的MISFET单元43彼此相邻地排列。
在SBD单元42形成有n－型二极管区域24。在MISFET单元43形成有p型阱区25、n+型源极区域26以及p+型接触区域27。
图6示出了通过模拟求出的电流密度分布。栅极电极10与源极电极11之间的电压VGS为18V。漏极电极23与源极电极11之间的电压VDS是1V。
在参考例的半导体装置41中，电流集中于MISFET单元43。因此，SBD单元42用的电流路径和MISFET单元43用的电流路径在半导体层2内分散。另外，SBD单元42用的电流路径和MISFET单元43用的电流路径的共用部分在半导体层2的底部侧形成且比较小。
因此，在参考例的半导体装置41中，即使增加正向电压VF也无法使正向电流IF如期待的那样上升。这种问题妨碍了SBD8的导通损失的降低。
图7是从电气的方面对半导体装置1的结构进行说明的图。
图7示出了通过模拟求出的半导体装置1的电流密度分布。栅极电极10与源极电极11之间的电压VGS为18V。漏极电极23与源极电极11之间的电压VDS是1V。
参照图7，在半导体装置1中，SBD8用的电流路径和MISFET9用的电流路径的共用部分比参考例的半导体装置41的共用部分大。
在半导体装置1中具有利用一个单位单元15装入MISFET9和SBD8的结构。因此，SBD8用的电流路径和MISFET9用的电流路径在单位单元15的正下方的区域形成。
由此，能够抑制SBD8用的电流路径和MISFET9用的电流路径在半导体层2内分散的情况。另外，能够实现SBD8用的电流路径和MISFET9用的电流路径的共用。由此，能够相对于正向电压VF的增加率而言提高正向电流IF的增加率，从而降低SBD8的导通损失。
图8是表示SBD8的电流—电压特性的测定结果的图表。
在图8中，纵轴是漏极电流ID[A]，横轴是漏极电极23与源极电极11之间的电压VDS[V]。漏极电流ID也是SBD8的正向电流IF。漏极电极23与源极电极11之间的电压VDS也是SBD8的正向电压VF。
图8示出了第一特性A和第二特性B。第一特性A示出了半导体装置1的SBD8的电流—电压特性。第二特性B示出了参考例的半导体装置41的SBD8的电流—电压特性。
参照第一特性A和第二特性B，第一特性A的相对于漏极电极23和源极电极11之间的电压VDS的增加率而言的漏极电流ID的增加率，比第二特性B的漏极电流ID的增加率高。这样，根据半导体装置1，能够实现与参考例的半导体装置41的导通损失相比更小的导通损失。
另外，根据半导体装置1，单位单元15具有JBS结构，该JBS结构包含在p型阱区25与n－型二极管区域24之间形成的第一pn接合部。因此，能够利用从第一pn接合部扩展的第一耗尽层来抑制n－型二极管区域24的电流集中、电场集中。
此外，该JBS结构除了第一pn接合部之外还包括在p+型接触区域27与n－型二极管区域24之间形成的第二pn接合部。因此，也能够利用从第二pn接合部扩展的第二耗尽层来抑制n－型二极管区域24的电流集中、电场集中。
尤其是，第二pn接合部在n－型二极管区域24与p+型接触区域27的第二区域30之间的边界区域形成。由此，能够切实地从第二pn接合部扩展第二耗尽层。其结果是，能够适当地抑制n－型二极管区域24的电流集中、电场集中。
图9表示通过模拟求出的图1的半导体装置1主要部分的电流密度分布的结果。栅极电极10与源极电极11之间的电压VGS为18V。漏极电极23与源极电极11之间的电压VDS是1V。
参照图9，在半导体装置1中利用JBS结构抑制了电流、电场的集中，但是尽管如此仍然会在n－型二极管区域24发生电流集中。也就是说，在n－型二极管区域24会由于电流集中而引起电阻值增加。
因此认为：通过在n－型二极管区域24抑制起因于电流集中的电阻值增加，电流容易流通，从而能够进一步降低SBD8的导通损失。
因此，以图2所示的单位单元15为基准对纵横比L2/L1等进行调整，并调查SBD8的电流—电压特性。
图10是与图2对应部分的俯视图，示出了单位单元15的纵横比L2/L1为“2”的结构。纵横比L2/L1为“2”是指：纵横比L2/L1为图2所示的单位单元15的纵横比L2/L1(＝“1”)的2倍。
具体而言，参照图10，各单位单元15形成为在俯视下呈长方形状。各单位单元15优选形成为沿着第二方向Y即＜11－20＞方向延伸的长方形状。采用这种结构，能够抑制相对于单位单元15的局部的电场集中，因此对于抑制半导体装置1的耐压降低是有效的。
单位单元15的短边的长度L1可以为5μm以上15μm以下(例如12μm左右)。单位单元15的长边的长度L2可以为10μm以上30μm以下(例如24μm左右)。
n－型二极管区域24形成为在俯视下呈长方形状。n－型二极管区域24与单位单元15的面积比SD/SC可以为0.05以上0.06以下(例如0.055左右)。
n－型二极管区域24的短边的长度L3可以为1μm以上1.5μm以下(例如1.2μm左右)。n－型二极管区域24的长边的长度L4可以为10μm以上15μm以下(例如13.2μm左右)。如果仅就比率来看，则n－型二极管区域24的纵横比L4/L3大于单位单元15的纵横比L2/L1。
图11是与图2对应部分的俯视图，示出了单位单元15的纵横比L2/L1为“3”的结构。纵横比L2/L1为“3”是指：纵横比L2/L1为图2所示的单位单元15的纵横比L2/L1(＝“1”)的3倍。
具体而言，参照图11，各单位单元15形成为在俯视下呈长方形状。各单位单元15优选形成为沿着第二方向Y即＜11－20＞方向延伸的长方形状。采用这种结构，能够抑制相对于单位单元15的局部的电场集中，因此对于抑制半导体装置1的耐压降低是有效的。
单位单元15的短边的长度L1可以为5μm以上15μm以下(例如12μm左右)。单位单元15的长边的长度L2可以为15μm以上45μm以下(例如36μm左右)。
n－型二极管区域24形成为在俯视下呈长方形状。n－型二极管区域24与单位单元15的面积比SD/SC可以为0.065以上0.075以下(例如0.07左右)。
n－型二极管区域24的短边的长度L3可以为1μm以上1.5μm以下(例如1.2μm左右)。n－型二极管区域24的长边的长度L4可以为20μm以上30μm以下(例如25.2μm左右)。如果仅就比率来看，则n－型二极管区域24的纵横比L4/L3大于单位单元15的纵横比L2/L1。
图12是表示SBD8的电流—电压特性的测定结果的图表。在图12中，纵轴表示漏极电流ID[A]，横轴表示漏极电极23与源极电极11之间的电压VDS[V]。漏极电流ID也是SBD8的正向电流IF。漏极电极23与源极电极11之间的电压VDS也是SBD8的正向电压VF。
在图12中，除了第一特性A和第二特性B之外，还示出了第三特性C和第四特性D(也一并参照图8)。
第三特性C示出了包含纵横比L2/L1为“2”的单位单元15的半导体装置1的SBD8的电流—电压特性(也一并参照图10)。第四特性D示出了包含纵横比L2/L1为“3”的单位单元15的半导体装置1的SBD8的电流—电压特性(也一并参照图11)。
参照第一特性A和第三特性C，相对于第三特性C的漏极电极23和源极电极11之间的电压VDS的增加率而言的漏极电流ID的增加率，比第一特性A的漏极电流ID的增加率高。
另外，参照第一特性A和第四特性D，相对于第四特性D的漏极电极23和源极电极11之间的电压VDS的增加率而言的漏极电流ID的增加率，比第一特性A的漏极电流ID的增加率高。
另外，参照第三特性C和第四特性D，相对于漏极电极23和源极电极11之间的电压VDS的增加率而言的漏极电流ID的增加率，在第三特性C和第四特性D之间并无太大的差异。
根据第一特性A、第三特性C以及第四特性D可知：通过使单位单元15的纵横比L2/L1增大，能够使相对于漏极电极23和源极电极11之间的电压VDS的增加率而言的漏极电流ID的增加率提高。也就是说，通过使单位单元15的纵横比L2/L1增大，从而能够降低SBD8的导通损失。
另一方面，相对于第三特性C而言的第四特性D的漏极电流ID的增加率，比相对于第一特性A而言的第三特性C的漏极电流ID的增加率小。因此可知：纵横比L2/L1存在上限。
单位单元15的纵横比L2/L1可以在“1”以上“4”以下的范围进行调整。n－型二极管区域24与单位单元15的面积比SD/SC可以在0.005以上0.01以下的范围进行调整。
通过所述范围的纵横比L2/L1与所述范围的面积比SD/SC的任意组合，能够降低SBD8的导通损失并提高设计的自由度。
图13是表示器件形成区域6的一部分的俯视图，是本发明第二实施方式的半导体装置51的俯视图。以下对于和针对半导体装置1说明的结构对应的结构标记相同的参照符号并省略说明。
如图13所示，在该方式中，多个单位单元15包含：纵横比L2/L1较大的多个单位单元15A以及纵横比L2/L1较小的多个单位单元15B。
多个单位单元15A分别沿着第二方向Y即＜11－20＞方向呈带状延伸。多个单位单元15A的纵横比L2/L1为“2”。也就是说，图11所示的单位单元15适用为多个单位单元15A。
采用这种结构，能够抑制相对于单位单元15的局部的电场集中，因此对于抑制半导体装置1的耐压降低是有效的。多个单位单元15A取代在俯视下呈矩阵状的排列而形成为在俯视下呈交错状的排列。
多个单位单元15B的纵横比L2/L1不足“2”。多个单位单元15B沿着器件形成区域6的周缘形成。多个单位单元15B可以在由器件形成区域6的周缘和多个单位单元15A划出的区域形成。
以上利用半导体装置51也能够获得与针对半导体装置1说明的效果相同的效果。另外，在由器件形成区域6的周缘和多个单位单元15A划出的区域形成有多个单位单元15B。由此，能够在器件形成区域6内以没有浪费的方式形成多个单位单元15A、15B，从而适当地增加电流路径。
图14是表示器件形成区域6的一部分的俯视图，是本发明第三实施方式的半导体装置52的俯视图。以下对于和针对半导体装置1说明的结构对应的结构标记相同的参照符号并省略说明。
如图14所示，多个单位单元15沿着第二方向Y即＜11－20＞方向排列为彼此连接。由此，多个(两个以上)的单位单元15形成了沿着第二方向Y呈带状延伸的一个线状单元53。采用这种结构，能够抑制相对于线状单元53的局部的电场集中，因此对于抑制半导体装置1的耐压降低是有效的。
线状单元53可以沿着第一方向X空开间隔排列多个。图14示出了应用图11所示的纵横比L2/L1为“2”的单位单元15的结构。
沿着第二方向Y彼此相邻的一方和/或者另一方的单位单元15的p型阱区25介于沿着第二方向Y彼此相邻的多个n－型二极管区域24之间。各线状单元53构成为沿着第二方向Y彼此空开间隔排列有多个n－型二极管区域24。
以上利用半导体装置52也能够获得与针对半导体装置1说明的效果相同的效果。
多个单位单元15也可以取代第二方向Y而沿着第一方向X排列为彼此连接。因此，多个单位单元15也可以形成沿着第一方向X延伸的一个线状单元。此外，这种结构的线状单元也可以沿着第二方向Y空开间隔排列多个。
图15是本发明第四实施方式的半导体装置61的俯视图。以下对于和针对半导体装置1说明的结构对应的结构标记相同的参照符号来进行说明。
半导体装置61包含芯片状的半导体层2。半导体层2包含一侧的第一主面3、另一侧的第二主面4、将第一主面3与第二主面4连接的四个侧面5A、5B、5C、5D。
第一主面3和第二主面4形成为在从它们的法线方向观察的俯视图(以下简称为“附图图”)中呈四边形状。侧面5A和侧面5C彼此对置。侧面5B和侧面5D彼此对置。
在半导体层2设定有器件形成区域6以及外侧区域7。器件形成区域6是形成有SBD8和MISFET9的区域。器件形成区域6也称为有源区域。
器件形成区域6在俯视下从半导体层2的周缘起在半导体层2的内侧区域空开间隔设定于半导体层2的中央区域。在该方式中，器件形成区域6在俯视下设定为具有与半导体层2的侧面5A～5D平行的四边的四边形状。
外侧区域7设定于半导体层2的周缘与器件形成区域6的周缘之间的区域。外侧区域7设定为在俯视下呈围绕器件形成区域6的环状(四角环状)。
器件形成区域6的平面面积SF与半导体层2的第一主面3的平面面积SE的比SE/SF可以为70％以上85％以下。半导体层2的第一主面3的平面面积SE可以为16mm2以上25mm2以下。外侧区域7的宽度WO可以为0.1mm以上0.3mm以下。外侧区域7的宽度WO定义为：与外侧区域7延伸的方向正交的方向的宽度。
在半导体层2的第一主面3上形成有栅极电极10、源极电极11(第一主面电极)。在图15中为了清楚而以影线示出了栅极电极10和源极电极11。栅极电极10包含栅极焊盘12、栅极指13以及栅极线62。
栅极焊盘12在俯视下沿着任意的一个侧面(在该方式中为侧面5A)形成。栅极焊盘12在俯视中形成于侧面5A的中央区域。在该方式中，栅极焊盘12以横跨外侧区域7与器件形成区域6的边界的方式从外侧区域7向器件形成区域6引出。
在该方式中，栅极焊盘12形成为在俯视下呈四边形状。栅极焊盘12也可以沿着一个角部形成，该一个角部在俯视下将沿着彼此交叉(正交)的方向延伸的两个侧面5A～5D连接。
栅极指13沿着器件形成区域6的周缘从栅极焊盘12呈带状引出。在该方式中，栅极指13形成为在俯视下呈围绕器件形成区域6的环状(四角环状)。栅极指13也可以形成为从三个方向划出器件形成区域6。
栅极线62从栅极焊盘12的引出端部向器件形成区域6的中央部引出。在该方式中，栅极线62形成为在俯视下呈从栅极焊盘12向半导体层2的侧面5C以一直线延伸的带状。
源极电极11在俯视下形成于由栅极电极10的内缘划出的C字形的区域。在该方式中，源极电极11形成为在俯视下呈沿着栅极电极10的内缘的C字形。
源极电极11包覆器件形成区域6的大部分。源极电极11可以构成为具有彼此分割的多个电极部分，且由多个电极部分包覆器件形成区域6。
在该方式中，在栅极焊盘12连接栅极用的第一键合引线。第一键合引线可以为铝线。在该方式中，在源极电极11连接源极用的第二键合引线。第二键合引线可以为铝线。
图16是从图15去除了栅极电极10和源极电极11的俯视图，是对半导体层2的第一主面3上的结构进行说明的图。
在半导体层2的第一主面3上形成有栅极焊盘层63、栅极指层64以及栅极线层65。在图16中为了清楚而以影线示出了栅极焊盘层63、栅极指层64以及栅极线层65。
栅极焊盘层63在栅极焊盘12的正下方的区域形成。栅极焊盘层63与栅极焊盘12电连接。虽然没有图示，栅极焊盘12经由在绝缘层34形成的接触孔与栅极焊盘层63电连接。
在该方式中，栅极焊盘层63以横跨外侧区域7与器件形成区域6的边界的方式从外侧区域7向器件形成区域6引出。在该方式中，栅极焊盘层63形成为在俯视下呈四边形状。
栅极指层64在栅极指13的正下方的区域形成。栅极指层64与栅极指13电连接。虽然没有图示，栅极指13经由在绝缘层34形成的接触孔与栅极指层64电连接。栅极指层64沿着器件形成区域6的周缘从栅极焊盘层63呈带状引出。
在该方式中，栅极指层64形成为在俯视下呈围绕器件形成区域6的环状(四角环状)。栅极指层64也可以形成为从三个方向划出器件形成区域6。
栅极线层65在栅极线62的正下方的区域形成。栅极线层65与栅极线62电连接。虽然没有图示，栅极线62经由在绝缘层34形成的接触孔与栅极线层65电连接。
栅极线层65从栅极焊盘层63的引出端部向器件形成区域6的中央部引出。在该方式中，栅极线层65形成为在俯视下呈从栅极焊盘层63向半导体层2的侧面5C以一直线延伸的带状。
在由栅极焊盘层63、栅极指层64以及栅极线层65划出的C字形的区域形成有栅极电极层33(平面型栅极结构)。在该方式中，栅极电极层33形成为在俯视下呈格子状。
在图16中以格子状的线示出了栅极电极层33。栅极电极层33从栅极焊盘层63、栅极指层64以及栅极线层65引出。
栅极电极层33经由栅极焊盘层63、栅极指层64以及栅极线层65与栅极焊盘12、栅极指13以及栅极线62电连接。
图17是图16所示区域XVII的放大图，是去除了半导体层2的第一主面3以上的结构的图。
参照图17，在器件形成区域6形成有单位单元15，该单位单元15形成SBD8和MISFET9。图17示出了多个单位单元15呈矩阵状排列的例子。
多个单位单元15以沿着任意的第一方向X以及与第一方向X交叉的第二方向Y空开间隔的方式形成。在该方式中，第一方向X是沿着半导体层2的侧面5A～5D中的任意的一个侧面(在该方式中为侧面5B、5D)的方向。第二方向Y是沿着与所述任意的一个侧面正交的侧面(在该方式中为侧面5A、5C)的方向。在该方式中，第二方向Y是与第一方向X正交的方向。
单位单元15形成为在俯视下呈四边形状。单位单元15在俯视下具有向外侧呈凸状弯曲的角部15a。由此，能够使单位单元15的角部15a的电场集中缓和。
单位单元15的纵横比L2/L1如前述的图10和图11所示那样可采用“1”以上的值(例如“1”以上“4”以下)，在此对是“1”的例子进行说明。纵横比L2/L1定义为：沿着单位单元15的第二方向Y的一边的长度L2与沿着单位单元15的第一方向X的一边的长度L1的比。
在该方式中，单位单元15形成为在俯视下呈正方形状。单位单元15的一边的长度L1、L2可以分别为5μm以上15μm以下(例如10μm左右)。
在半导体层2的第一主面3形成有第一线部16、第二线部17以及交叉部18。第一线部16、第二线部17以及交叉部18均由从单位单元15露出的半导体层2的第一主面3形成。
第一线部16在多个单位单元15之间的区域沿着第一方向X延伸，并且在第二方向Y划出了相邻的多个单位单元15之间的区域。第二线部17在多个单位单元15之间的区域沿着第二方向Y延伸，在第一方向X划出了相邻的多个单位单元15之间的区域。交叉部18是第一线部16以及第二线部17交叉的部分。
第一线部16的第二方向Y的宽度W1可以为0.8μm以上3.0μm以下(例如1.2μm左右)。第二线部17的第一方向X的宽度W2可以为0.8μm以上3.0μm以下(例如1.2μm左右)。
在交叉部18，在半导体层2的第一主面3的表层部形成有杂质区域19。杂质区域19使在半导体层2的第一主面3的表层部、尤其是相邻的单位单元15之间产生的电场缓和。杂质区域19抑制了半导体装置61的耐压的降低。
在该方式中，杂质区域19包含p型杂质区域或p+型杂质区域。杂质区域19在与半导体层2(后述的n－型外延层22)之间形成有pn接合部。杂质区域19具有在俯视下朝向外侧呈凸状弯曲的角部19a。
杂质区域19在交叉部18与单位单元15重叠。具体而言，是杂质区域19的角部19a与单位单元15的角部15a重叠。更具体而言，一个杂质区域19的4个角部19a在交叉部18与彼此相邻的四个单位单元15的角部15a重叠。由此，能够适当地缓和各单位单元15的角部15a的电场集中。
图18是沿着图17的XVIII-XVIII线的剖视图。图19是图18所示区域XIX的放大图。以下根据需要也参照图17。
参照图18，半导体层2具有层叠结构，该层叠结构包含：n+型半导体基板21、在n+型半导体基板21上形成的n－型外延层22。由n－型外延层22形成了半导体层2的第一主面3。由n+型半导体基板21形成了半导体层2的第二主面4。
在该方式中，n+型半导体基板21包含宽带隙半导体。n+型半导体基板21可以包含SiC、金刚石或氮化物半导体。n+型半导体基板21的偏斜角可以为4°。
在该方式中，n－型外延层22包含宽带隙半导体。n－型外延层22可以包含SiC、金刚石或氮化物半导体。SiC可以为4H－SiC。氮化物半导体可以为GaN。
n－型外延层22可以由与n+型半导体基板21相同种类的材料形成。n－型外延层22也可以由与n+型半导体基板21不同种类的材料形成。以下对n+型半导体基板21以及n－型外延层22均含SiC(4H－SiC)的例子进行说明。
即，n+型半导体基板21具有从[0001]面起相对于＜11－20＞方向设置有10°以内的偏斜角的主面。偏斜角具体而言是2°或4°。
n－型外延层22通过从n+型半导体基板21的主面起外延生长SiC而形成。因此，n－型外延层22具有从[0001]面起相对于＜11－20＞方向设置有10°以内的偏斜角的主面。偏斜角具体而言是2°或4°。
在该方式中，第一方向X设定于与＜11－20＞方向正交的方向，第二方向Y设定于＜11－20＞方向。因此，多个单位单元15沿着与＜11－20＞方向以及＜11－20＞方向正交的方向空开间隔排列。
在使用具有10℃以内的偏斜角的4H－SiC基板将多个单位单元15沿着＜11－20＞方向排列的情况下，在彼此相邻的多个单位单元15，电场以及晶体取向的关系彼此相等。
单位单元15的耐压强度会因局部的电场集中而降低。因此，在多个单位单元15中的某个单位单元15电场局部地集中的情况下，会因为某个单位单元15而限制多个单位单元15整体的耐压强度。
因此，通过以电场以及晶体取向的关系彼此相等的方式将多个单位单元15排列，从而能够抑制在多个单位单元15中的某个单位单元15电场局部地集中。由此，能够使各单位单元15的耐压强度接近均等，因此能够抑制半导体装置1的耐压降低。
在半导体层2的第二主面4连接有漏极电极23(第二主面电极)。漏极电极23包覆半导体层2的第二主面4，在与n+型半导体基板21之间形成了欧姆接合。
在半导体层2作为低电阻区域(漏极区域)而形成有n+型半导体基板21。在半导体层2作为高电阻区域(漂移区域)而形成有n－型外延层22。
n－型外延层22的厚度可以为5μm以上70μm以下。通过使n－型外延层22的厚度增大，从而能够提高半导体装置61的耐压。
例如，通过将n－型外延层22的厚度设定为5μm以上，从而能够获得600V以上的耐压。例如，通过将n－型外延层22的厚度设定为20μm以上，从而能够获得3000V以上的耐压。例如，通过将n－型外延层22的厚度设定为40μm以上，从而能够获得6000V以上的耐压。
参照图17～图19，在半导体层2的第一主面3的表层部形成有多个单位单元15。在各单位单元15的表面形成有朝向半导体层2的第二主面4侧凹陷的凹槽部71。
即，在半导体层2的第一主面3将多个凹槽部71沿着第一方向X以及第二方向Y空开间隔排列成矩阵状。并且，沿着该凹槽部71形成有单位单元15。凹槽部71的深度可以为0.5μm以上5μm以下。
凹槽部71具有侧壁72、底壁73、以及将侧壁72及底壁73连接的边缘部74。在该方式中，凹槽部71设定为在俯视下具有与单位单元15的各边平行的四边的四边形状。
凹槽部71的底壁73的面粗糙度Zr为半导体层2的第一主面3的面粗糙度Zs以上(Zr≥Zs)。具体而言，是凹槽部71的底壁73的面粗糙度Zr大于半导体层2的第一主面3的面粗糙度Zs(Zr＞Zs)。面粗糙度Zr、Zs可以分别为算术平均粗糙度。
在凹槽部71的底壁73形成有形成各单位单元15的n－型二极管区域24、p型阱区25、n+型源极区域26以及p+型接触区域27。
n－型二极管区域24形成于凹槽部71的底壁73的中央部。n－型二极管区域24形成为在俯视下呈四边形状。n－型二极管区域24具有在俯视下朝向外侧呈凸状弯曲的角部24a。
在该方式中，n－型二极管区域24直接利用n－型外延层22的一部分区域而形成。因此，n－型二极管区域24具有与n－型外延层22的n型杂质浓度大致相等的n型杂质浓度。
n－型二极管区域24可以通过对n－型外延层22的表层部进一步注入n型杂质而形成。此时，n－型二极管区域24的表层部可以具有比n－型外延层22的n型杂质浓度高的n型杂质浓度。
n－型二极管区域24的平面面积SD相对于单位单元15的平面面积SC的面积比SD/SC可以为0.005以上0.015以下(例如0.01左右)。
n－型二极管区域24的纵横比L4/L3可以为“1”。纵横比L4/L3定义为n－型二极管区域24的沿着第二方向Y的一边的长度L4相对于n－型二极管区域24的沿着第一方向X的一边的长度L3的比。
因此在该方式中，n－型二极管区域24形成为在俯视下呈正方形状。n－型二极管区域24的一边的长度L3、L4分别可以为0.8μm以上3.0μm以下(例如1.2μm左右)。
半导体层2的耐压受到在n－型二极管区域24中最窄的部分的宽度(长度L3、L4)、第一线部16的宽度W1或第二线部17的宽度W2限制。因此，在n－型二极管区域24中最窄的部分的宽度(长度L3、L4)优选为与第一线部16的宽度W1以及第二线部17的宽度W2大致相等。
例如，在相对于第一线部16以及第二线部17而言n－型二极管区域24较小的情况下，半导体层2的耐压受到n－型二极管区域24限制。反之，在相对于n－型二极管区域24而言第一线部16和/或第二线部17较小的情况下，半导体层2的耐压受到第一线部16和/或第二线部17限制。
因此，通过使在n－型二极管区域24中最窄的部分的宽度(长度L3、L4)形成为与第一线部16的宽度W1及第二线部17的宽度W2大致相等，从而能够抑制半导体层2的耐压受到n－型二极管区域24、第一线部16或第二线部17限制的情况。
p型阱区25在凹槽部71的底壁73沿着n－型二极管区域24的周缘形成。具体而言，是p型阱区25在凹槽部71的底壁73形成为将n－型二极管区域24包围的环状(四角环状)。
p型阱区25从凹槽部71的底壁73起隔着边缘部74包覆侧壁72。即，凹槽部71的底壁73位于比p型阱区25的底部靠半导体层2的第一主面3侧。
p型阱区25的外周缘形成了单位单元15的外周缘。因此，p型阱区25具有在俯视下朝向外侧呈凸状弯曲的角部25a。p型阱区25的角部25a与单位单元15的角部15a对应。由此，能够缓和p型阱区25的角部25a的电场集中。
p型阱区25的底部与半导体层2的第一主面3平行地形成。即，p型阱区25的底部与半导体层2的[0001]面平行地形成。采用这种结构，能够使由于结晶的性质引起的相对于p型阱区25的电场集中缓和。
p型阱区25在n－型二极管区域24和n－型外延层22之间形成了pn接合部。由该pn接合部形成了以p型阱区25为正极并以n－型二极管区域24(漏极电极23)为负极的第一二极管28。
n+型源极区域26在p型阱区25的表层部形成。n+型源极区域26具有比n－型二极管区域24的n型杂质浓度高的n型杂质浓度。
n+型源极区域26在凹槽部71的底壁73从p型阱区25的内周缘和外周缘起空开间隔形成。n+型源极区域26从凹槽部71的底壁73起隔着边缘部74包覆侧壁72。
在该方式中，n+型源极区域26形成为在俯视下呈沿着p型阱区25的环状(四角环状)。n+型源极区域26具有在俯视下朝向外侧呈凸状弯曲的角部26a。
p+型接触区域27在p型阱区25的表层部形成。p+型接触区域27具有比p型阱区25的p型杂质浓度高的p型杂质浓度。
p+型接触区域27在凹槽部71的底壁73形成于p型阱区25的内周缘和n+型源极区域26之间的区域。p+型接触区域27和n+型源极区域26之间的边界区域与凹槽部71的底壁73相接。
在该方式中，p+型接触区域27形成为在俯视下呈沿着p型阱区25的内周缘的环状(四角环状)。p+型接触区域27具有在俯视下朝向外侧呈凸状弯曲的角部27a。
图20是表示p型阱区25、n+型源极区域26以及p+型接触区域27的各杂质浓度曲线的图表。在图20中，纵轴是杂质浓度[cm－3]，横轴是从半导体层2的第一主面3起的深度[μm]。
图20示出了第一曲线L1、第二曲线L2以及第三曲线L3。第一曲线L1示出了p型阱区25的杂质浓度曲线。第二曲线L2示出了n+型源极区域26的杂质浓度曲线。第三曲线L3示出了p+型接触区域27的杂质浓度曲线。
参照第一曲线L1，p型阱区25的p型杂质浓度在其深度方向途中部具有峰值(极大值)。p型阱区25的p型杂质浓度从峰值起朝向半导体层2的第一主面3以及第二主面4减小。
参照第二曲线L2，n+型源极区域26的n型杂质浓度比p型阱区25的p型杂质浓度高。n+型源极区域26的n型杂质浓度具有从半导体层2的第一主面3(凹槽部71的底壁73)起朝向第二主面4渐减的浓度曲线。
参照第二曲线L2的虚线部，n+型源极区域26的n型杂质浓度实际上如p型阱区25那样在其深度方向途中部具有峰值(极大值)。
凹槽部71在n+型源极区域26通过将n型杂质浓度较小的表层部的区域除去而形成。通过这样，形成了具有从半导体层2的第一主面3朝向第二主面4而n型杂质浓度渐减的浓度曲线的n+型源极区域26。
参照第三曲线L3，p+型接触区域27的p型杂质浓度比p型阱区25的p型杂质浓度高。p+型接触区域27的p型杂质浓度具有从半导体层2的第一主面3(凹槽部71的底壁73)起朝向第二主面4渐减的浓度曲线。
参照第三曲线L3的虚线部，p+型接触区域27的p型杂质浓度实际上如p型阱区25那样在其深度方向途中部具有峰值(极大值)。
凹槽部71在p+型接触区域27通过将p型杂质浓度较小的表层部的区域除去而形成。通过这样，形成了具有从半导体层2的第一主面3(凹槽部71的底壁73)朝向第二主面4而p型杂质浓度渐减的浓度曲线的p+型接触区域27。
这样，在凹槽部71的底壁73，在p型阱区25、n+型源极区域26以及p+型接触区域27露出了杂质浓度比较高的部分。由此，使得源极电极11相对于各半导体区域的电连接良好，从而能够适当地形成SBD8以及MISFET9。
各单位单元15具有JBS结构。JBS结构包含在n－型二极管区域24和p型阱区25之间形成的pn接合部。另外，在n－型外延层22的表层部利用各单位单元15形成了JFET结构。
JFET结构包含第一pnp结构以及第二pnp结构。第一pnp结构由n－型外延层22的第一线部16、和隔着第一线部16彼此相邻的p型阱区25形成。第二pnp结构由n－型外延层22的第二线部17、和隔着第二线部17彼此相邻的p型阱区25形成。
再次参照图18，在半导体层2的第一主面3上形成有平面型栅极结构。平面型栅极结构具有包含栅极绝缘层32和栅极电极层33的层叠结构。平面型栅极结构形成为在俯视下呈沿着第一线部16和第二线部17的格子状。
栅极绝缘层32可以包含氧化膜。氧化膜可以包含氧化硅。参照图19，在栅极绝缘层32形成有与凹槽部71连通的栅极贯通孔75。栅极贯通孔75的内壁形成为与凹槽部71的侧壁72表面一致。
栅极电极层33隔着栅极绝缘层32与p型阱区25、n+型源极区域26以及n－型外延层22对置。栅极电极层33从第一线部16、第二线部17以及交叉部18上的区域向各单位单元15上的区域延伸，并选择性地包覆各单位单元15的p型阱区25以及n+型源极区域26。
具体而言，栅极电极层33包含本体部76以及鼓出部77。栅极电极层33的本体部76位于栅极绝缘层32上。栅极电极层33的鼓出部77从栅极电极层33的本体部76向单位单元15上的区域鼓出。
栅极电极层33的鼓出部77具有隔着空间与凹槽部71的底壁73对置的对置部78。具体而言，栅极电极层33的鼓出部77隔着空间与n+型源极区域26对置。
在栅极电极层33的上表面上形成有上表面绝缘层79。上表面绝缘层79包覆了栅极电极层33的上表面的大致整个区域。上表面绝缘层79是为了提高栅极电极层33上的区域的平坦性而形成。上表面绝缘层79可以包含氮化膜。氮化膜可以包含氮化硅。
在半导体层2的第一主面3上形成有绝缘层34。绝缘层34包覆了栅极电极层33。虽然没有图示，绝缘层34也包覆了栅极焊盘层63、栅极指层64以及栅极线层65。
绝缘层34将栅极电极层33的鼓出部77和凹槽部71的底壁73之间的空间埋没且包覆了栅极电极层33的外表面。绝缘层34包含埋入空间的埋设部80。绝缘层34的埋设部80在空间中与栅极绝缘层32相接。
栅极电极层33的鼓出部77隔着绝缘层34的埋设部80与n+型源极区域26对置。因此，绝缘层34的埋设部80作为栅极绝缘层32的一部分发挥功能。
绝缘层34的埋设部80的厚度可以为栅极绝缘层32的厚度以上。即可以视为绝缘层34具有：与栅极电极层33的内侧部(本体部76)相接的薄膜部、以及具有比薄膜部的厚度大的厚度并与栅极电极层33的周缘部(鼓出部77)相接的厚膜部。
在该方式中，绝缘层34具有层叠有多个绝缘膜的层叠结构。具体而言，多个绝缘膜包含从半导体层2的第一主面3侧起依次层叠的绝缘膜81以及绝缘膜82。绝缘膜82包含性质与绝缘膜81的绝缘材料不同的绝缘材料。
绝缘膜81可以包含USG(Undoped Silica Glass：未掺杂硅玻璃)。绝缘膜82可以包含PSG(Phosphosilicate Glass：磷硅玻璃)。绝缘膜82也可以取代PSG而包含BPSG(Borophosphosilicate Glass：硼磷硅玻璃)。
绝缘膜81以包覆栅极电极层33的方式在半导体层2的第一主面3上形成。绝缘膜81从凹槽部71的底壁73起包覆栅极电极层33的外表面。具体而言，绝缘膜81包含：包覆凹槽部71的底壁73的第一包覆部83、以及包覆栅极电极层33的外表面的第二包覆部84。
绝缘膜81的第一包覆部83沿着凹槽部71的底壁73形成为膜状。绝缘膜81的第一包覆部83埋入栅极电极层33的鼓出部77和凹槽部71的底壁73之间的空间。由绝缘膜81的第一包覆部83形成了绝缘层34的埋设部80。
绝缘膜81的第二包覆部84沿着栅极电极层33的外表面形成为膜状。绝缘膜81的第二包覆部84隔着上表面绝缘层79与栅极电极层33的上表面对置。
在绝缘膜81形成有使n－型二极管区域24、n+型源极区域26以及p+型接触区域27露出的第一接触孔85。具体而言，第一接触孔85形成于绝缘膜81的第一包覆部83。
第一接触孔85的内壁形成于n+型源极区域26的正上方。第一接触孔85的开口边缘部具有朝向外侧呈凸状弯曲的凸弯曲面。
绝缘膜82包覆了绝缘膜81。绝缘膜82从绝缘膜81的第一包覆部83上包覆了绝缘膜81的第二包覆部84。在绝缘膜82形成有与第一接触孔85连通的第二接触孔86。
在该方式中，第二接触孔86在与第一接触孔85之间形成了一个接触孔35。第二接触孔86的开口边缘部具有朝向外侧呈凸状弯曲的凸弯曲面。
第二接触孔86的开口宽度为第一接触孔85的开口宽度以上。第二接触孔86的内壁围绕第一接触孔85的内壁。第一接触孔85的内壁位于第二接触孔86的内方区域。在第一接触孔85的内壁和第二接触孔86的内壁之间的区域，形成有包含第一接触孔85的开口边缘部的台阶部87。
源极电极11在绝缘层34上形成。源极电极11从绝缘层34上进入接触孔35。源极电极11在接触孔35内将n－型二极管区域24、n+型源极区域26以及p+型接触区域27一并地包覆。
源极电极11在与n－型二极管区域24之间形成了肖特基接合。由此，形成了以源极电极11为正极并以n－型二极管区域24(漏极电极23)为负极的SBD8。
源极电极11在n+型源极区域26和p+型接触区域27之间形成了欧姆接合。由此，形成了包含半导体层2、p型阱区25、n+型源极区域26、p+型接触区域27、栅极绝缘层32、栅极电极10(栅极电极层33)、源极电极11以及漏极电极23的MISFET9。
在该方式中，源极电极11具有：包含电极层91和电极层92的层叠结构。
电极层91形成为膜状，并从绝缘层34上进入接触孔35。电极层91在接触孔35内包覆了包含第一接触孔85的开口边缘部的台阶部87。电极层91在接触孔35内将n－型二极管区域24、n+型源极区域26以及p+型接触区域27一并地包覆。
电极层91将具有比较大的面粗糙度Zr的凹槽部71的底壁73包覆。由此，提高了电极层91(源极电极11)相对于凹槽部71的底壁73的贴合力。其结果是，能够在电极层91(源极电极11)和n－型二极管区域24之间的区域适当地形成SBD8。
在该方式中，电极层91具有：包含第一阻隔电极膜93和第二阻隔电极膜94的层叠结构。第一阻隔电极膜93包含Ti(钛)膜。第二阻隔电极膜94包含TiN(氮化钛)膜。电极层91可以具有仅包含Ti(钛)膜和TiN(氮化钛)膜中的任一方的单层结构。
电极层92在电极层91上形成。电极层92的厚度为电极层91的厚度以上。电极层92沿着电极层91形成为膜状，并且从绝缘层34上进入接触孔35。
电极层91在接触孔35内隔着电极层91将n－型二极管区域24、n+型源极区域26以及p+型接触区域27一并地包覆。电极层92可以包含铝。
参照图18和图19，源极电极11包含：包覆绝缘层34的第一包覆部95以及包覆凹槽部71的底壁73的第二包覆部96。第一包覆部95从绝缘层34上朝向上方凸出。第二包覆部96具有第一包覆部95以下的厚度。
第二包覆部96的上表面相对于第一包覆部95的上表面而言位于凹槽部71的底壁73侧。第二包覆部96的上表面和第一包覆部95的上表面由电极层92形成。
在该方式中，第二包覆部96的上表面与绝缘层34的上表面位于相同程度的高度位置。由此，在源极电极11由第一包覆部95和第二包覆部96划出了凹槽。
在源极电极11，在第二包覆部96的上表面的角部形成有凹陷97。具体而言，第二包覆部96的角部是将第一包覆部95和第二包覆部96连接的连接部分。
凹陷97朝向半导体层2的第一主面3侧凹陷。凹陷97也可以朝向绝缘层34(绝缘膜82)的角部凹陷。凹陷97与凹槽部71的底壁73对置。凹陷97与n+型源极区域26对置。凹陷97与p+型接触区域27对置。
由该凹陷97在第二包覆部96的中央部形成有厚膜部98，该厚膜部98具有其它区域的厚度以上的厚度。厚膜部98在第二包覆部96形成于包覆n－型二极管区域24的部分。
厚膜部98的宽度WT可以为n－型二极管区域24的长度L3、L4以上(WT≥L3、L4)。由厚膜部98在第二包覆部96的上表面形成有比凹陷97向上方突出的突出部99。
突出部99的顶部位于比栅极电极层33的上表面靠上方。突出部99的顶部也可以位于绝缘层34的上表面和第一包覆部95的上表面之间的区域。突出部99的顶部也可以相对于绝缘层34的上表面而言位于凹槽部71的底壁73侧。
虽然没有图示，在绝缘层34选择性地形成有使栅极焊盘层63、栅极指层64以及栅极线层65露出的多个接触孔。
栅极焊盘12、栅极指13以及栅极线62分别从绝缘层34上进入对应的接触孔(未图示)。栅极焊盘12、栅极指13以及栅极线62分别在对应的接触孔内与栅极焊盘层63、栅极指层64以及栅极线层65电连接。
栅极焊盘12、栅极指13以及栅极线62可以分别如源极电极11那样具有包含电极层91和电极层92的层叠结构。
如前述的图10和图11所示，在半导体装置61中，多个单位单元15的纵横比L2/L1可以在“1”以上“4”以下的范围进行调整。n－型二极管区域24相对于单位单元15的面积比SD/SC可以在0.005以上0.01以下的范围进行调整。
根据所述范围的纵横比L2/L1和所述范围的面积比SD/SC的任意的组合，能够如上述对半导体装置1说明的那样降低SBD8的导通损失并提高设计的自由度。
关于纵横比L2/L1为“1”以上“4”以下的多个单位单元15的具体的结构，由于如同在图10和图11等中说明的那样而省略说明。
如上所述，利用半导体装置61也能够获得与对半导体装置1说明的效果相同的的效果。
图21A～图21P是用于对图15所示的半导体装置61的制造方法的一例进行说明的剖视图。图21A～图21P是与图18对应的部分的剖视图。
参照图21A，准备半导体层2。半导体层2是经过如下工序而形成的，即：准备n+型半导体基板21的工序；在n+型半导体基板21的主面上形成n－型外延层22的工序。n－型外延层22是通过从n+型半导体基板21的主面外延生长SiC而形成的。
接下来，参照图21B，在半导体层2的第一主面3的表层部形成p型阱区25。在形成p型阱区25的工序中，首先，在半导体层2的第一主面3上形成具有预定图案的离子注入掩模101。离子注入掩模101具有使要形成p型阱区25的区域露出的多个开口102。
接下来，经由离子注入掩模101向半导体层2的第一主面3的表层部导入p型杂质。由此，在半导体层2的第一主面3的表层部形成p型阱区25。在形成p型阱区25的工序后将离子注入掩模101除去。
接下来，参照图21C，在p型阱区25的表层部形成n+型源极区域26。在形成n+型源极区域26的工序中，首先，在半导体层2的第一主面3上形成具有预定图案的离子注入掩模103。离子注入掩模103具有使要形成n+型源极区域26的区域露出的多个开口104。
接下来，经由离子注入掩模103向p型阱区25的表层部导入n型杂质。由此，在p型阱区25的表层部形成n+型源极区域26。在形成n+型源极区域26的工序后，将离子注入掩模103除去。
接下来，参照图21D，在p型阱区25的表层部形成p+型接触区域27。在形成p+型接触区域27的工序中，首先，在半导体层2的第一主面3上形成具有预定图案的离子注入掩模105。离子注入掩模105具有使要形成p+型接触区域27的区域露出的多个开口106。
接下来，经由离子注入掩模105向p型阱区25的表层部导入p型杂质。由此，在p型阱区25的表层部形成p+型接触区域27。在形成p+型接触区域27的工序后，将离子注入掩模105除去。
形成p型阱区25的工序(参照图21B)、形成n+型源极区域26的工序(参照图21C)以及形成p+型接触区域27的工序(参照图21C)的顺序是任意的而并不限定于上述顺序。
接下来，参照图21E，在半导体层2的第一主面3上形成作为栅极绝缘层32的基底的基底绝缘层107。基底绝缘层107可以利用热氧化处理法或CVD(Chemical VaporDeposition：化学气相沉积)法形成。基底绝缘层107可以包含氧化硅。
接下来，在基底绝缘层107上形成作为栅极电极层33的基底的基底电极层108。基底电极层108可以利用CVD法形成。基底电极层108可以包含多晶硅。
接下来，在基底电极层108上形成作为上表面绝缘层79的基底的上表面基底绝缘层109。上表面基底绝缘层109可以利用CVD法形成。上表面基底绝缘层109可以包含氮化硅。
接下来，参照图21F，具有预定图案的抗蚀剂掩模110在上表面基底绝缘层109上形成。抗蚀剂掩模110选择性地包覆了用于形成栅极电极层33的区域。
接下来，参照图21G，将上表面基底绝缘层109的不需要的部分和基底电极层108的不需要的部分除去。可以将上表面基底绝缘层109的不需要的部分和基底电极层108的不需要的部分利用经由抗蚀剂掩模110的蚀刻法除去。蚀刻法可以是RIE(Reactive IonEtching：反应离子蚀刻)法等干蚀刻法。由此，形成栅极电极层33和上表面绝缘层79。
接下来，参照图21H，将上表面基底绝缘层109的不需要的部分除去。可以将上表面基底绝缘层109的不需要的部分利用经由抗蚀剂掩模110的蚀刻法除去。蚀刻法可以是RIE法等干蚀刻法。由此，形成栅极绝缘层32。
接下来，参照图21I，将从栅极绝缘层32露出的半导体层2的第一主面3的表层部选择性地除去。可以将半导体层2的第一主面3的不需要的部分利用经由抗蚀剂掩模110的蚀刻法除去。蚀刻法可以是RIE法等干蚀刻法。
可以将半导体层2的第一主面3的不需要的部分除去，直到在n+型源极区域26露出n型杂质浓度为峰值(极大值)的区域为止。可以将半导体层2的第一主面3的不需要的部分除去，直到在p+型接触区域27露出n型杂质浓度为峰值(极大值)的区域为止。
在该工序中，将在半导体层2的第一主面3的表层部位于栅极电极层33正下方的区域和栅极绝缘层32一起除去。由此，可在形成凹槽部71的同时在栅极绝缘层32上形成包含本体部76和鼓出部77的栅极电极层33。
另外，在该工序中，通过干蚀刻的作用使凹槽部71的底壁73的面粗糙度Zr达到半导体层2的第一主面3的面粗糙度Zs以上(Zr≥Zs)。
关于凹槽部71的结构以及栅极电极层33的结构，由于如同上述那样而省略具体的说明。在形成凹槽部71之后将抗蚀剂掩模110除去。
接下来，参照图21J，在半导体层2的第一主面3上形成绝缘膜81。绝缘膜81可以利用CVD法形成。绝缘膜81可以包含USG(Undoped Silica Glass：未掺杂硅玻璃)。绝缘膜81将栅极电极层33的鼓出部77和凹槽部71的底壁73之间的空间埋没并以包覆栅极电极层33的方式形成。
接下来，参照图21K，在绝缘膜81上形成绝缘膜82。绝缘膜82可以利用CVD法形成。绝缘膜82可以包含性质与绝缘膜81的绝缘材料不同的绝缘材料。绝缘膜82可以包含PSG(Phosphosilicate Glass：磷硅玻璃)。由绝缘膜81和绝缘膜82形成绝缘层34。
接下来，参照图21L，具有预定图案的抗蚀剂掩模111在绝缘膜82上形成。抗蚀剂掩模111使要形成栅极电极10用的接触孔(未图示)、源极电极11用的接触孔35的区域选择性地露出。
接下来，参照图21M，将绝缘膜82的不需要的部分和绝缘膜81的不需要的部分除去。将绝缘膜82的不需要的部分和绝缘膜81的不需要的部分利用经由抗蚀剂掩模111的蚀刻法除去。
蚀刻法可以是RIE法等的干蚀刻法。由此，形成栅极电极10用的接触孔(未图示)、源极电极11用的接触孔35。
接下来，参照图21N，对绝缘膜81和绝缘膜82实施热处理法。由此，提高绝缘膜81和绝缘膜82的成膜性和强度。
并且与此同时，使绝缘膜81的角部和绝缘膜82的角部圆化。关于绝缘膜81和绝缘膜82的具体的形状，由于如同上述那样而省略具体的说明。
接下来，参照图21O，在半导体层2的第一主面3上形成作为栅极电极10和源极电极11的基极的电极层91。在形成电极层91的工序中，首先，形成包含Ti的第一阻隔电极膜93(一并参照图19)。
第一阻隔电极膜93可以利用溅镀法形成。第一阻隔电极膜93沿着半导体层2的第一主面3(凹槽部71的底壁73)、绝缘层34的外表面形成为膜状。
接下来，包含TiN的第二阻隔电极膜94在第一阻隔电极膜93上形成(一并参照图19)。第二阻隔电极膜94可以利用溅镀法形成。第二阻隔电极膜94沿着第一阻隔电极膜93的表面形成为膜状。
接下来，参照图21P，在电极层91上形成作为栅极电极10和源极电极11的基底的电极层92。电极层92可以包含铝。电极层92可以利用电场镀敷法(具体而言是电场铝镀敷法)形成。
接下来，以使电极层91和电极层92成为栅极电极10和源极电极11的方式而一并地形成图案。之后，在半导体层2的第二主面4形成漏极电极23。经过如上所述的工序而形成半导体装置61。
图22是与图19对应的部分的剖视图，是本发明的第五实施方式的半导体装置121的剖视图。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号并省略说明。
参照图22，p+型接触区域27与半导体装置1同样地包含第一区域29和第二区域30。p+型接触区域27的第一区域29在p型阱区25内形成。p+型接触区域27的第二区域30从第一区域29向n－型二极管区域24内引出。
在该方式中，n－型二极管区域24由p+型接触区域27的第二区域30划出。因此在该方式中，n－型二极管区域24的一边的长度L3、L4是被p+型接触区域27的第二区域30围绕的区域的尺寸。
p+型接触区域27的第二区域30横跨p型阱区25和n－型二极管区域24的边界区域。p+型接触区域27的第二区域30在与n－型二极管区域24之间形成了pn接合部。利用该pn接合部形成了以p+型接触区域27为正极并以n－型二极管区域24(漏极电极23)为负极的第二二极管31。
在该方式中，各单位单元15的JBS结构除了在n－型二极管区域24和p型阱区25之间形成的第一pn接合部之外，还包括在n－型二极管区域24和p+型接触区域27的第二区域30之间形成的第二pn接合部。
如上所述，根据半导体装置121，单位单元15具有包含第一pn接合部和第二pn接合部的JBS结构。因此，能够利用从第一pn接合部扩展的第一耗尽层，抑制n－型二极管区域24的电流集中、电场集中。另外，利用从第二pn接合部扩展的第二耗尽层，也能够抑制n－型二极管区域24的电流集中、电场集中。
尤其是第二pn接合部在n－型二极管区域24和p+型接触区域27的第二区域30之间的边界区域形成。由此，能够从第二pn接合部切实地扩展第二耗尽层。其结果是，能够适当地抑制n－型二极管区域24的电流集中、电场集中。
图23是表示器件形成区域6的一部分的俯视图，是本发明的第六实施方式的半导体装置131的俯视图。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号而省略说明。
如图23所示，在该方式中，多个单位单元15包含：纵横比L2/L1较大的多个单位单元15A以及纵横比L2/L1较小的多个单位单元15B。
多个单位单元15A优选沿着第二方向Y即＜11－20＞方向呈带状延伸。多个单位单元15A的纵横比L2/L1是“2”。即，图11所示的单位单元15适合用作多个单位单元15A。
采用这种结构，能够抑制相对于单位单元15A的局部的电场集中，因此能够有效地抑制半导体装置1的耐压降低。多个单位单元15A取代在俯视下呈矩阵状的排列而形成为在俯视下呈交错状的排列。
多个单位单元15B的纵横比L2/L1不足“2”。多个单位单元15B沿着器件形成区域6的周缘形成。多个单位单元15B也可以形成于由器件形成区域6的周缘和多个单位单元15A划出的区域。
如上所述，利用半导体装置131也能够获得与对半导体装置61说明的效果同样的效果。另外，在由器件形成区域6的周缘和多个单位单元15A划出的区域形成有多个单位单元15B。由此，能够在器件形成区域6内没有浪费地形成多个单位单元15A、15B，因此能够适当地增加电流路径。
图24是表示器件形成区域6的一部分的俯视图，是本发明的第七实施方式的半导体装置141的俯视图。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号而省略说明。
如图24所示，多个单位单元15以沿着第二方向Y即＜11－20＞方向彼此连接的方式排列。由此，多个(两个以上)的单位单元15形成了沿着第二方向Y呈带状延伸的一个线状单元53。
线状单元53可以沿着第一方向X空开间隔排列多个。图14示出了适用图11所示的纵横比L2/L1为“2”的单位单元15的结构。利用这种结构，能够抑制相对于线状单元53的局部的电场集中，因此能够有效地抑制半导体装置1的耐压降低。
沿着第二方向Y彼此相邻的一方和/或另一方的单位单元15的p型阱区25介于沿着第二方向Y彼此相邻的多个n－型二极管区域24之间。各线状单元53具有多个n－型二极管区域24沿着第二方向Y彼此空开间隔排列的结构。
如上所述，利用半导体装置141也能够获得和对半导体装置61说明的效果同样的效果。
图25是本发明的第八实施方式的半导体装置151的俯视图。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号而省略说明。
参照图25，在半导体装置151中，栅极电极10包含栅极焊盘12、栅极指13以及多个(在该方式中为四个)栅极线62A、62B、62C、62D。
栅极焊盘12在俯视下形成于半导体层2的第一主面3的中央部。在该方式中，栅极焊盘12形成为在俯视下与半导体层2的侧面5A、5B、5C、5D平行的四个侧面12A、12B、12C、12D的四边形状。
栅极指13形成为在外侧区域7沿着器件形成区域6的周缘延伸的带状。在该方式中，栅极指13形成为在俯视下呈围绕器件形成区域6的环状(四角环状)。栅极指13也可以是以从三个方向划出器件形成区域6的方式形成。
多个栅极线62A～62D均从对应的栅极焊盘12的侧面12A～12D向半导体层2的侧面5A～5D引出。多个栅极线62A～62D均形成为朝向半导体层2的侧面5A～5D以一直线延伸的带状。
具体而言，多个栅极线62A～62D包含：从栅极焊盘12的侧面12A引出的栅极线62A、从栅极焊盘12的侧面12B引出的栅极线62B、从栅极焊盘12的侧面12C引出的栅极线62C、以及从栅极焊盘12的侧面12D引出的栅极线62D。
在该方式中，多个栅极线62A～62D中的栅极线62A与栅极指13连接。由此，在俯视下，在器件形成区域6由栅极电极10的内缘划出了C字形的区域。
源极电极11在由栅极电极10的内缘划出的C字形的区域形成。在该方式中，源极电极11形成为沿着栅极电极10的内缘的C字形。
图26是从图25将栅极电极10和源极电极11去除的俯视图，是用于对半导体层2的第一主面3上的结构进行说明的图。
在半导体层2的第一主面3上形成有：栅极焊盘层63、栅极指层64以及多个(在该方式中为四个)栅极线层65A、65B、65C、65D。
栅极焊盘层63在栅极焊盘12正下方的区域形成。栅极焊盘层63与栅极焊盘12电连接。虽然没有图示，栅极焊盘12经由形成于绝缘层34的接触孔与栅极焊盘层63电连接。
栅极焊盘层63在俯视下形成于半导体层2的第一主面3的中央部。在该方式中，栅极焊盘层63设定为在俯视下呈具有与半导体层2的侧面5A～5D平行的四个侧面63A、63B、63C、63D的四边形状。
栅极指层64在栅极指13正下方的区域形成。栅极指层64与栅极指13电连接。虽然没有图示，栅极指13经由形成于绝缘层34的接触孔与栅极指层64电连接。
栅极指层64以沿着器件形成区域6的周缘的方式从栅极焊盘层63呈带状引出。在该方式中，栅极指层64形成为在俯视下呈围绕器件形成区域6的环状(四角环状)。栅极指层64也可以是以从三个方向划出器件形成区域6的方式形成。
多个栅极线层65A～65D在多个栅极线62A～62D正下方的区域分别形成。多个栅极线层65A～65D与对应的栅极线62A～62D电连接。虽然没有图示，栅极线62A～62D经由形成于绝缘层34的接触孔与栅极线层65A～65D电连接。
多个栅极线层65A～65D均从对应的栅极焊盘层63的侧面63A～63D朝向半导体层2的侧面5A～5D引出。多个栅极线层65A～65D均形成为朝向半导体层2的侧面5A～5D以一直线延伸的带状。
具体而言，多个栅极线层65A～65D包含：从栅极焊盘层63的侧面63A引出的栅极线层65A、从栅极焊盘层63的侧面63B引出的栅极线层65B、从栅极焊盘层63的侧面63C引出的栅极线层65C、从栅极焊盘层63的侧面63D引出的栅极线层65D。
在该方式中，多个栅极线层65A～65D中的栅极线层65A与栅极指层64连接。由此，在俯视下，在器件形成区域6由栅极电极10的内缘划出了C字形的区域。
在由栅极焊盘层63、栅极指层64以及多个栅极线层65A～65D划出的C字形的区域形成有栅极电极层33(平面型栅极结构)。
栅极电极层33形成为在俯视下呈格子状。在图26中，利用格子状的线表示栅极电极层33。栅极电极层33从栅极焊盘层63、栅极指层64以及多个栅极线层65A～65D引出。
由此，栅极电极层33经由栅极焊盘层63、栅极指层64以及多个栅极线层65A～65D与栅极焊盘12、栅极指13以及多个栅极线62A～62D电连接。
如上所述，利用半导体装置151也能够获得与对半导体装置61说明的效果同样的效果。
图27是与图18对应的部分的剖视图，是本发明的第九实施方式的半导体装置161的剖视图。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号而省略说明。
参照图27，在该方式中，源极电极11包含在电极层92上依次层叠的镍层162、金层163以及焊料层164。也可以在金层163和焊料层164之间的区域介入存在有钯层。
虽然没有图示，栅极电极10也与源极电极11同样地包含在电极层92上依次层叠的镍层162、金层163以及焊料层164。另外，也可以在金层163和焊料层164之间的区域介入存在有钯层。
如上所述，利用半导体装置161也能够获得和对半导体装置61说明的效果同样的效果。
另外，根据半导体装置161，栅极电极10和源极电极11分别包含焊料层164。由此，能够以使半导体层2的第一主面3与连接对象对置的姿态将半导体装置161安装于连接对象。
图28是表示器件形成区域6的一部分的俯视图，是本发明的第十实施方式的半导体装置171的俯视图。在图28中沿着A-A线的剖视图与图18所示的剖视图对应。以下关于与针对半导体装置61说明的结构对应的结构，附加同一参照符号而省略说明。
参照图28，在该方式中，单位单元15形成为沿着第二方向Y延伸的有端的带状。在该方式中，多个单位单元15沿着第一方向X空开间隔形成。
由此，多个单位单元15形成为在俯视下呈条带状。彼此相邻的多个单位单元15之间的区域由沿着第二方向Y延伸的线部172划出。线部172相当于半导体装置61的第二线部17(一并参照图17)。
各单位单元15与半导体装置61同样地包含n－型二极管区域24、p型阱区25、n+型源极区域26以及p+型接触区域27。n－型二极管区域24、p型阱区25、n+型源极区域26以及p+型接触区域27分别在俯视下沿着第二方向Y呈有端的带状延伸。
在该方式中，p型阱区25包含一方的p型阱区25A以及另一方的p型阱区25B。一方的p型阱区25A沿着n－型二极管区域24的第一方向X侧的一端部呈有端的带状延伸。
另一侧的p型阱区25B沿着n－型二极管区域24的第一方向X侧的另一端部呈有端的带状延伸。在该方式中，n－型二极管区域24由一方的p型阱区25A以及另一方的p型阱区25B划出。
n+型源极区域26形成于各p型阱区25的表层部。n+型源极区域26从p型阱区25的内周缘和外周缘空开间隔形成。n+型源极区域26在俯视下沿着p型阱区25呈有端的带状延伸。
p+型接触区域27形成于各p型阱区25的表层部。p+型接触区域27在p型阱区25的表层部形成于n－型二极管区域24和n+型源极区域26之间的区域。在该方式中，p+型接触区域27在俯视下沿着p型阱区25呈有端的带状延伸。
如上所述，利用半导体装置171也能够获得和对半导体装置61说明的效果同样的效果。
在半导体装置171中，能够调整耐压等电气特性，并能够调整单位单元15的沿着第一方向X的宽度。另一方面，在半导体装置61中，能够调整电气特性，并能够精细地调整单位单元15的沿着第一方向X的宽度和沿着第二方向Y的宽度这两方。因此可以认为，半导体装置61的设计自由度比半导体装置171的设计自由度更高。
半导体装置171可以适用前述的半导体装置121的结构(参照图22)。即，包含第一区域29和第二区域30的p+型接触区域27可以适用于半导体装置171。
以上对本发明的实施方式进行了说明，但是本发明也能够以其它方式实施。
在前述的各实施方式中，也可以形成在俯视下呈三角形状、六角形状、八角形状等多角形状的单位单元15。另外，在前述的各实施方式中，也可以形成在俯视下呈圆形状、椭圆形状的单位单元15。
在前述的各实施方式中，也可以形成在俯视下呈三角形状、六角形状、八角形状等多角形状的n－型二极管区域24。另外，在前述的各实施方式中，也可以形成在俯视下呈圆形状、椭圆形状的n－型二极管区域24。
在前述的各实施方式中，杂质区域19也可以包含结晶缺陷区域，该结晶缺陷区域包含向半导体层2(n－型外延层22)选择性地导入的结晶缺陷(Crystal defects)。结晶缺陷可以包含以晶格间原子、原子空孔等为代表的晶格缺陷(Lattice defects)。
结晶缺陷区域也可以具有比n－型外延层22的n型杂质密度N1高的结晶缺陷密度N2(n型杂质密度N1＜结晶缺陷密度N2)。
在前述的各实施方式中，杂质区域19也可以包含高电阻区域。高电阻区域也可以具有比半导体层2(n－型外延层22)的比电阻ρ1高的比电阻ρ2(比电阻ρ1＜比电阻ρ2)。高电阻区域可以由包含向半导体层2(n－型外延层22)选择性地导入的结晶缺陷(Crystaldefects)的结晶缺陷区域形成。
在前述的各实施方式中，也可以采用在交叉部18没有形成杂质区域19的结构的半导体层2。
在前述的各实施方式中，也可以取代宽带隙半导体而适用由硅(Si)构成的n+型半导体基板21。
在前述的各实施方式中，也可以取代宽带隙半导体而适用由硅(Si)构成的n－型外延层22。
在前述的各实施方式中，半导体层2可以包含通过FZ法制造的n－型半导体基板。此时，通过n－型半导体基板形成了相当于前述的n－型外延层22的高电阻区域(漂移区域)。另外，通过向半导体层2的第二主面4注入n型杂质而形成了相当于前述的n+型半导体基板的低电阻区域(漏极区域)。
在前述的各实施方式中，第一方向X和第二方向Y并不限定于沿着半导体层2的侧面5A～5D的方向。例如，在前述的各实施方式中，也可以交换第一方向X和第二方向Y的关系。即，可以将第一方向X设定为＜11－20＞方向，并将第二方向Y设定为与＜11－20＞方向正交的方向。
该情况下，优选多个单位单元15沿着＜11－20＞方向空开间隔排列。另外，在单位单元15形成为在俯视下呈长方形状的情况下，优选形成为沿着＜11－20＞方向延伸的长方形状。
另外，在前述的各实施方式中，第一方向X和第二方向Y可以是沿着半导体层2的对角方向的方向。此时也优选多个单位单元15沿着＜11－20＞方向空开间隔排列。另外，在单位单元15形成为在俯视下呈长方形状的情况下，优选形成为沿着＜11－20＞方向延伸的长方形状。
在前述的各实施方式中，也可以取代平面型栅极结构而采用沟槽栅极结构。沟槽栅极结构可以是以划出单位单元15的方式沿着前述的第一线部16和第二线部17形成。
关于沟槽栅极结构，可以在形成于半导体层2的第一主面3的表层部的栅极沟槽中，包含夹持栅极绝缘层32埋入的栅极电极层33。栅极沟槽的侧壁可以相对于半导体层2的第一主面3垂直地形成。栅极沟槽可以形成为开口面积比底壁的面积大且在剖面视角中呈锥状。
栅极绝缘层32也可以是以在栅极沟槽内划出凹状的空间的方式沿着栅极沟槽的侧壁和底壁形成。栅极电极层33也可以埋入由栅极绝缘层32划出的凹状的空间。
n－型外延层22的一部分、p型阱区25以及n+型源极区域26也可以形成为隔着栅极绝缘层32与栅极电极层33对置。此时，在p型阱区25中，被n－型外延层22的一部分和n+型源极区域26夹持的部分成为MISFET9的沟道。
这样，利用采用沟槽栅极结构的结构也能够获得与在前述的实施方式中说明的效果同样的效果。
在前述的各实施方式中，也可以取代n+型半导体基板21而采用p+型半导体基板。即，在前述的各实施方式中，可以取代MISFET9而形成绝缘栅极型的晶体管的一例即IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)。
该情况下，将MISFET9的“源极”替换为IGBT的“发射极”。另外，将MISFET9的“漏极”替换为IGBT的“集电极”。
本申请对应于2017年1月25日向日本国特许厅提出的日本专利申请2017－011609号，并将该申请的全部内容引用于此。
以上对本发明的实施方式详细地进行了说明，但是这些仅为用于使本发明的技术内容清楚明白的具体例，本发明不受这些具体例限定，本发明的范围仅由权利要求书限定。
符号说明
1—半导体装置；2—半导体层；3—半导体层的第一主面；4—半导体层的第二主面；6—器件形成区域；7—外侧区域；8—SBD；9—MISFET；11—源极电极(主面电极)；15—单位单元；21—n+型半导体基板；22—n－型外延层；24—n－型二极管区域；25—p型阱区；26—n+型源极区域(第一导电型区域)；27—p+型接触区域；32—栅极绝缘层；33—栅极电极层；51—半导体装置；52—半导体装置；60—线状单元；61—半导体装置；121—半导体装置；131—半导体装置；141—半导体装置；151—半导体装置；161—半导体装置；L1—单位单元的长度；L2—单位单元的长度；SE—半导体层的第一主面的平面面积；SF—器件形成区域的平面面积；SC—单位单元的平面面积；SD—n－型二极管区域的平面面积。

Claims (20)

1.一种半导体装置，其特征在于，包含：
半导体层，其具有一侧的第一主面和另一侧的第二主面；
单位单元，其包含：在所述半导体层的所述第一主面的表层部形成的第一导电型的二极管区域、在所述半导体层的所述第一主面的表层部沿着所述二极管区域的周缘形成的第二导电型的阱区、以及在所述阱区的表层部形成的第一导电型区域；
栅极电极层，其隔着栅极绝缘层与所述阱区及所述第一导电型区域对置；以及
第一主面电极，其在所述半导体层的所述第一主面上包覆所述二极管区域和所述第一导电型区域，并在与所述二极管区域之间形成肖特基接合，且在与所述第一导电型区域之间形成欧姆接合。
2.根据权利要求1所述的半导体装置，其特征在于，
所述阱区在与所述二极管区域之间形成pn接合部，
所述单位单元具有JBS结构，该JBS结构包含形成在所述阱区和所述二极管区域之间的所述pn接合部，其中，该JBS结构是结势垒肖特基结构。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述阱区在俯视下围绕所述二极管区域。
4.根据权利要求1～3中任一项所述的半导体装置，其特征在于，
所述单位单元包含第二导电型的接触区域，该第二导电型的接触区域在所述阱区的表层部形成于所述二极管区域和所述第一导电型区域之间的区域，且具有比所述阱区的第二导电型杂质浓度高的第二导电型杂质浓度。
5.根据权利要求4所述的半导体装置，其特征在于，
所述接触区域在与所述二极管区域之间形成pn接合部，
所述单位单元具有JBS结构，该JBS结构包含形成在所述接触区域和所述二极管区域之间的所述pn接合部，其中，该JBS结构是结势垒肖特基结构。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
在所述半导体层的所述第一主面的表层部形成有多个所述单位单元，
所述栅极电极层与各所述单位单元的所述阱区的一部分对置。
7.根据权利要求6所述的半导体装置，其特征在于，
所述多个单位单元沿着任意的第一方向和与所述第一方向交叉的第二方向空开间隔排列。
8.根据权利要求7所述的半导体装置，其特征在于，
所述多个单位单元以矩阵状排列。
9.根据权利要求7所述的半导体装置，其特征在于，
所述多个单位单元以交错状排列。
10.根据权利要求6所述的半导体装置，其特征在于，
所述多个单位单元通过沿着任意的一个方向彼此相邻地排列而形成一个线状单元。
11.根据权利要求10所述的半导体装置，其特征在于，
沿着与所述一个方向交叉的交叉方向空开间隔排列有多个所述线状单元。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，
所述单位单元形成为在俯视下呈四边形状。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
所述单位单元形成为在俯视下呈长方形状。
14.根据权利要求1～13中任一项所述的半导体装置，其特征在于，
所述单位单元具有沿着彼此交叉的方向延伸的第一边和第二边，
以所述第二边的长度相对于所述第一边的长度的比来定义的所述单位单元的纵横比为1以上4以下。
15.根据权利要求1～14中任一项所述的半导体装置，其特征在于，
所述二极管区域的平面面积相对于所述单位单元的平面面积的比为0.005以上0.01以下。
16.根据权利要求1～15中任一项所述的半导体装置，其特征在于，
所述半导体层包含半导体基板以及形成在所述半导体基板上的外延层，
所述半导体层的所述第一主面由所述外延层形成，
所述半导体层的所述第二主面由所述半导体基板形成。
17.根据权利要求16所述的半导体装置，其特征在于，
所述外延层具有5μm以上的厚度。
18.根据权利要求16或17所述的半导体装置，其特征在于，
所述外延层具有20μm以上的厚度。
19.根据权利要求1～18中任一项所述的半导体装置，其特征在于，
在所述半导体层设定有器件形成区域以及所述器件形成区域的外侧的区域即外侧区域，
所述单位单元形成于所述器件形成区域，
所述器件形成区域的平面面积相对于所述半导体层的平面面积的比为70％以上。
20.根据权利要求1～19中任一项所述的半导体装置，其特征在于，
还包括第二主面电极，该第二主面电极包覆所述半导体层的所述第二主面且在与所述半导体层之间形成欧姆接合。
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