JP2024015449A - 半導体装置 - Google Patents

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Abstract

Figure 2024015449000001
【課題】ショットキーバリアダイオードの導通損失の低減を図ることができる半導体装置を提供する。
【解決手段】半導体装置６１は、第１主面３を有する半導体層２２と、第１主面３の表層部に形成されたｎ型（第１導電型）のダイオード領域２４、第１主面３の表層部においてダイオード領域２４の周囲に形成されたｐ型（第２導電型）のウェル領域２５、および、ウェル領域２５の表層部に形成されたｎ型の不純物領域２６を含む単位セル１５と、ゲート絶縁層３２を挟んでウェル領域２５および不純物領域２６と対向するゲート電極層３３と、第１主面３の上においてダイオード領域２４および不純物領域２６を被覆し、ダイオード領域２４とショットキー接合を形成する第１主面電極１１と、を含む。
【選択図】図１８

Description

本発明は、半導体装置に関する。
特許文献１の図１４には、ゲートトレンチが形成されたＳｉＣエピタキシャル層と、ゲートトレンチによって互いに分離されるようにＳｉＣエピタキシャル層に形成されたショットキーセルおよびｐｎダイオードセルとを含む半導体装置が開示されている。
この半導体装置では、ショットキーセルを利用して、ショットキーバリアダイオードが形成されている。また、ｐｎダイオードセルを利用して、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されている。
ＳｉＣエピタキシャル層には、１つのショットキーセルと、当該１つのショットキーセルを取り囲む複数のｐｎダイオードセルにより１つのセル群が形成されている。ＳｉＣエピタキシャル層には、このような構造のセル群が行列状に複数配列されている。
国際公開第２０１２／１０５６１１Ａ１号
本願発明者らは、特許文献１に係る半導体装置について鋭意検討した結果、ショットキーバリアダイオードの導通損失を低減できる余地が存在していることを突き止めた。ショットキーバリアダイオードの導通損失は、順方向電圧の増加率に対する順方向電流の増加率が大きくなる程、小さくなる。
特許文献１に係る半導体装置は、ショットキーセルおよびｐｎダイオードセルが互いに作り分けられた構造を有している。このような構造では、ショットキーセル用の電流経路およびｐｎダイオードセル用の電流経路が、半導体層内で分散する。
そのため、順方向電圧を増加させたとしても順方向電流が期待通りに上昇しない。このような問題は、ショットキーバリアダイオードの導通損失の低減を図る上での弊害になっている。
そこで、本発明の一実施形態は、ショットキーバリアダイオードの導通損失の低減を図ることができる半導体装置を提供する。
本発明の一実施形態は、一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記第１導電型領域と対向するゲート電極層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記第１導電型領域を被覆し、前記ダイオード領域との間でショットキー接合を形成し、前記第１導電型領域との間でオーミック接合を形成する第１主面電極と、を含む、半導体装置を提供する。
この半導体装置によれば、第１主面電極は、ダイオード領域との間でショットキー接合を形成し、トランジスタの第１導電型領域との間でオーミック接合を形成している。これにより、一つの単位セルの中に、ショットキーバリアダイオードおよび絶縁ゲート型のトランジスタが形成されている。
したがって、ショットキーバリアダイオード用の電流経路およびトランジスタ用の電流経路は、半導体層において単位セルの直下の領域に形成される。これにより、ショットキーバリアダイオード用の電流経路およびトランジスタ用の電流経路が、半導体層内で分散することを抑制できる。その結果、順方向電圧の増加率に対する順方向電流の増加率を高めることができるから、ショットキーバリアダイオードの導通損失の低減を図ることができる。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の第１実施形態に係る半導体装置の平面図である。 図２は、図１に示す領域IIの拡大図であって、半導体層の第１主面よりも上の構造が取り除かれた図である。 図３は、図２のIII-III線に沿う断面図である。 図４は、図３の要部の拡大図である。 図５は、図１の半導体装置の電気的構造を示す回路図である。 図６は、参考例に係る半導体装置の構造を電気的な観点から説明するための図である。 図７は、図１の半導体装置の構造を電気的な観点から説明するための図である。 図８は、ＳＢＤの電流－電圧特性の測定結果を示すグラフである。 図９は、図１の半導体装置の要部における電流密度の分布をシミュレーションにより求めた結果を示す図である。 図１０は、図２に対応する部分の平面図であって、単位セルのアスペクト比が「２」である構造を示す図である。 図１１は、図２に対応する部分の平面図であって、単位セルのアスペクト比が「３」である構造を示す図である。 図１２は、ＳＢＤの電流－電圧特性の測定結果を示すグラフである。 図１３は、デバイス形成領域の一部を示す平面図であって、本発明の第２実施形態に係る半導体装置の平面図である。 図１４は、デバイス形成領域の一部を示す平面図であって、本発明の第３実施形態に係る半導体装置の平面図である。 図１５は、本発明の第４実施形態に係る半導体装置の平面図である。 図１６は、図１５から表面電極を取り除いた平面図であって、半導体層の第１主面の上の構造を説明するための図である。 図１７は、図１６に示す領域XVIIの拡大図であって、半導体層の第１主面よりも上の構造が取り除かれた図である。 図１８は、図１７のXVIII-XVIII線に沿う断面図である。 図１９は、図１８に示す領域XIXの拡大図である。 図２０は、不純物濃度プロファイルを示すグラフである。 図２１Ａは、図１５に示す半導体装置の製造方法の一例を説明するための断面図である。 図２１Ｂは、図２１Ａの後の工程を示す断面図である。 図２１Ｃは、図２１Ｂの後の工程を示す断面図である。 図２１Ｄは、図２１Ｃの後の工程を示す断面図である。 図２１Ｅは、図２１Ｄの後の工程を示す断面図である。 図２１Ｆは、図２１Ｅの後の工程を示す断面図である。 図２１Ｇは、図２１Ｆの後の工程を示す断面図である。 図２１Ｈは、図２１Ｇの後の工程を示す断面図である。 図２１Ｉは、図２１Ｈの後の工程を示す断面図である。 図２１Ｊは、図２１Ｉの後の工程を示す断面図である。 図２１Ｋは、図２１Ｊの後の工程を示す断面図である。 図２１Ｌは、図２１Ｋの後の工程を示す断面図である。 図２１Ｍは、図２１Ｌの後の工程を示す断面図である。 図２１Ｎは、図２１Ｍの後の工程を示す断面図である。 図２１Ｏは、図２１Ｎの後の工程を示す断面図である。 図２１Ｐは、図２１Ｏの後の工程を示す断面図である。 図２２は、図１９に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置の断面図である。 図２３は、デバイス形成領域の一部を示す平面図であって、本発明の第６実施形態に係る半導体装置の平面図である。 図２４は、デバイス形成領域の一部を示す平面図であって、本発明の第７実施形態に係る半導体装置の平面図である。 図２５は、本発明の第８実施形態に係る半導体装置の平面図である。 図２６は、図２５から表面電極を取り除いた平面図であって、半導体層の第１主面の上の構造を説明するための図である。 図２７は、図１８に対応する部分の断面図であって、本発明の第９実施形態に係る半導体装置の断面図である。 図２８は、デバイス形成領域の一部を示す平面図であって、本発明の第１０実施形態に係る半導体装置の平面図である。
図１は、本発明の第１実施形態に係る半導体装置１の平面図である。
半導体装置１は、チップ状の半導体層２を含む。半導体層２は、一方側の第１主面３と、他方側の第２主面４と、第１主面３および第２主面４を接続する４つの側面５Ａ，５Ｂ，５Ｃ，５Ｄとを含む。
半導体層２の第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。側面５Ａおよび側面５Ｃは、互いに対向している。側面５Ｂおよび側面５Ｄは、互いに対向している。
半導体層２には、デバイス形成領域６および外側領域７が設定されている。デバイス形成領域６は、ＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）８および絶縁ゲート型のトランジスタの一例であるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）９が形成された領域である。デバイス形成領域６は、アクティブ領域とも称される。
デバイス形成領域６は、平面視において、半導体層２の周縁から当該半導体層２の内方領域に間隔を空けて半導体層２の中央領域に設定されている。デバイス形成領域６は、この形態では、平面視において半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に設定されている。
外側領域７は、半導体層２の周縁およびデバイス形成領域６の周縁の間の領域に設定されている。外側領域７は、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に設定されている。
半導体層２の第１主面３の平面面積ＳＥに対するデバイス形成領域６の平面面積ＳＦの比ＳＥ／ＳＦは、７０％以上８５％以下であってもよい。半導体層２の第１主面３の平面面積ＳＥは、１６ｍｍ２以上２５ｍｍ２以下であってもよい。外側領域７の幅ＷＯは、０．１ｍｍ以上０．３ｍｍ以下であってもよい。外側領域７の幅ＷＯとは、外側領域７が延びる方向に直交する方向の幅で定義される。
半導体層２の第１主面３の上には、ゲート電極１０と、ソース電極１１（第１主面電極）とが形成されている。ゲート電極１０は、ゲートパッド１２およびゲートフィンガー１３を含む。
ゲートパッド１２は、平面視において任意の一つの側面（この形態では側面５Ａ）に沿って形成されている。ゲートパッド１２は、平面視において側面５Ａの中央領域に形成されている。ゲートパッド１２は、この形態では、外側領域７およびデバイス形成領域６の境界を横切るように、外側領域７からデバイス形成領域６に引き出されている。
ゲートパッド１２は、この形態では、平面視において四角形状に形成されている。ゲートパッド１２は、平面視において互いに交差（直交）する方向に沿って延びる２つの側面５Ａ～５Ｄを接続する１つの角部に沿って形成されていてもよい。
ゲートフィンガー１３は、デバイス形成領域６の周縁に沿うようにゲートパッド１２から帯状に引き出されている。ゲートフィンガー１３は、この形態では、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。ゲートフィンガー１３は、デバイス形成領域６を３方向から区画するように形成されていてもよい。
ソース電極１１は、平面視においてゲート電極１０の内縁によって区画されたＣ字状の領域に形成されている。ソース電極１１は、この形態では、平面視においてゲート電極１０の内縁に沿うＣ字状に形成されている。
ソース電極１１は、デバイス形成領域６の大部分を被覆している。ソース電極１１は、互いに分割された複数の電極部分を有し、当該複数の電極部分によってデバイス形成領域６を被覆する構造を有していてもよい。
ゲートパッド１２には、この形態では、ゲート用の第１ボンディングワイヤが接続される。第１ボンディングワイヤは、アルミニウムワイヤであってもよい。ソース電極１１には、この形態では、ソース用の第２ボンディングワイヤが接続される。第２ボンディングワイヤは、アルミニウムワイヤであってもよい。
図２は、図１に示す領域IIの拡大図であって、半導体層２の第１主面３よりも上の構造が取り除かれた図である。
図２を参照して、デバイス形成領域６には、ＳＢＤ８およびＭＩＳＦＥＴ９を形成する単位セル１５が形成されている。図２では、複数の単位セル１５が行列状に配列された例が示されている。
複数の単位セル１５は、任意の第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って間隔を空けて形成されている。第１方向Ｘは、この形態では、半導体層２の側面５Ａ～５Ｄのうちの任意の側面（この形態では側面５Ｂ，５Ｄ）に沿う方向である。第２方向Ｙは、前記任意の側面に直交する側面（この形態では側面５Ａ，５Ｃ）に沿う方向である。第２方向Ｙは、この形態では、第１方向Ｘに直交する方向である。
単位セル１５は、平面視において四角形状に形成されている。単位セル１５のアスペクト比Ｌ２／Ｌ１は、ここでは「１」である。アスペクト比Ｌ２／Ｌ１は、単位セル１５の第１方向Ｘに沿う一辺の長さＬ１に対する単位セル１５の第２方向Ｙに沿う一辺の長さＬ２の比で定義される。
つまり、単位セル１５は、この形態では、平面視において正方形状に形成されている。単位セル１５の一辺の長さＬ１，Ｌ２は、それぞれ、５μｍ以上１５μｍ以下（たとえば１０μｍ程度）であってもよい。
半導体層２の第１主面３には、第１ライン部１６、第２ライン部１７および交差部１８が形成されている。第１ライン部１６、第２ライン部１７および交差部１８は、いずれも単位セル１５から露出する半導体層２の第１主面３によって形成されている。
第１ライン部１６は、複数の単位セル１５の間の領域を第１方向Ｘに沿って延び、かつ、第２方向Ｙに隣り合う複数の単位セル１５の間の領域を区画している。第２ライン部１７は、複数の単位セル１５の間の領域を第２方向Ｙに沿って延び、かつ、第１方向Ｘに隣り合う複数の単位セル１５の間の領域を区画している。交差部１８は、第１ライン部１６および第２ライン部１７が交差する部分である。
第１ライン部１６の第２方向Ｙの幅Ｗ１は、０．８μｍ以上３．０μｍ以下であってもよい。第２ライン部１７の第１方向Ｘの幅Ｗ２は、０．８μｍ以上３．０μｍ以下であってもよい。
交差部１８において半導体層２の第１主面３の表層部には、不純物領域１９が形成されている。不純物領域１９は、半導体層２の第１主面３の表層部、とりわけ隣り合う単位セル１５の間で生じる電界を緩和する。不純物領域１９は、半導体装置１の耐圧の低下を抑制する。
不純物領域１９は、この形態では、ｐ型不純物領域またはｐ＋型不純物領域を含む。不純物領域１９は、半導体層２（後述するｎ－型エピタキシャル層２２）との間でｐｎ接合部を形成している。
図３は、図２のIII-III線に沿う断面図である。図４は、図３の要部の拡大図である。以下では、必要に応じて図２も参照する。
図３を参照して、半導体層２は、ｎ＋型半導体基板２１と、ｎ＋型半導体基板２１の上に形成されたｎ－型エピタキシャル層２２とを含む積層構造を有している。ｎ－型エピタキシャル層２２によって半導体層２の第１主面３が形成されている。ｎ＋型半導体基板２１によって半導体層２の第２主面４が形成されている。
ｎ＋型半導体基板２１は、この形態では、ワイドバンドギャップ半導体を含む。ｎ＋型半導体基板２１は、ＳｉＣ、ダイヤモンドまたは窒化物半導体を含んでいてもよい。ｎ＋型半導体基板２１のオフ角は、４°であってもよい。
ｎ－型エピタキシャル層２２は、この形態では、ワイドバンドギャップ半導体を含む。ｎ－型エピタキシャル層２２は、ＳｉＣ、ダイヤモンドまたは窒化物半導体を含んでいてもよい。ＳｉＣは、４Ｈ－ＳｉＣであってもよい。窒化物半導体は、ＧａＮであってもよい。
ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１と同一の材料種によって形成されていてもよい。ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１とは異なる材料種によって形成されていてもよい。
以下では、ｎ＋型半導体基板２１およびｎ－型エピタキシャル層２２がいずれもＳｉＣ（４Ｈ－ＳｉＣ）を含む例について説明する。すなわち、ｎ＋型半導体基板２１は、［０００１］面から＜１１－２０＞方向に対して１０°以内のオフ角が設けられた主面を有している。オフ角は、より具体的には、２°または４°である。
ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１の主面からＳｉＣをエピタキシャル成長することによって形成されている。したがって、ｎ－型エピタキシャル層２２は、［０００１］面から＜１１－２０＞方向に対して１０°以内のオフ角が設けられた主面を有している。オフ角は、より具体的には、２°または４°である。
第１方向Ｘは、この形態では、＜１１－２０＞方向に直交する方向に設定されており、第２方向Ｙは、＜１１－２０＞方向に設定されている。したがって、複数の単位セル１５は、＜１１－２０＞方向および＜１１－２０＞方向に直交する方向に沿って間隔を空けて配列されている。
１０℃以内のオフ角を有する４Ｈ－ＳｉＣ基板を用いて複数の単位セル１５を＜１１－２０＞方向に沿って配列させた場合、互いに隣り合う複数の単位セル１５において、電界および結晶方位の関係が互いに等しくなる。
単位セル１５の耐圧強度は、局所的な電界集中によって低下する。そのため、複数の単位セル１５のうちの或る単位セル１５において電界が局所的に集中した場合には、或る単位セル１５によって複数の単位セル１５全体としての耐圧強度が制限される。
したがって、電界および結晶方位の関係が互いに等しくなるように複数の単位セル１５を配列することによって、複数の単位セル１５のうちの或る単位セル１５において電界が局所的に集中することを抑制できる。これにより、各単位セル１５の耐圧強度を均等に近づけることができるから、半導体装置１の耐圧の低下を抑制できる。
半導体層２の第２主面４にはドレイン電極２３（第２主面電極）が接続されている。ドレイン電極２３は、半導体層２の第２主面４を被覆し、ｎ＋型半導体基板２１との間でオーミック接合を形成している。
半導体層２において、ｎ＋型半導体基板２１は、低抵抗領域（ドレイン領域）として形成されている。半導体層２において、ｎ－型エピタキシャル層２２は、高抵抗領域（ドリフト領域）として形成されている。
ｎ－型エピタキシャル層２２の厚さは、５μｍ以上３０μｍ以下であってもよい。ｎ－型エピタキシャル層２２の厚さを大きくすることによって、半導体装置１の耐圧を向上できる。
たとえば、ｎ－型エピタキシャル層２２の厚さを５μｍ以上に設定することにより、６００Ｖ以上の耐圧を得ることができる。たとえば、ｎ－型エピタキシャル層２２の厚さを２０μｍ以上に設定することにより、３０００Ｖ以上の耐圧を得ることができる。
図２および図３を参照して、半導体層２の第１主面３の表層部には、複数の単位セル１５が形成されている。各単位セル１５は、ｎ－型ダイオード領域２４、ｐ型ウェル領域２５、ｎ＋型ソース領域２６（第１導電型領域）およびｐ＋型コンタクト領域２７を含む。
ｎ－型ダイオード領域２４は、半導体層２の第１主面３の表層部に形成されている。ｎ－型ダイオード領域２４は、平面視において四角形状に形成されている。ｎ－型ダイオード領域２４は、この形態では、ｎ－型エピタキシャル層２２の一部の領域をそのまま利用して形成されている。したがって、ｎ－型ダイオード領域２４は、ｎ－型エピタキシャル層２２のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。
ｎ－型ダイオード領域２４は、ｎ－型エピタキシャル層２２の表層部に対してｎ型不純物をさらに注入することによって形成されていてもよい。この場合、ｎ－型ダイオード領域２４の表層部は、ｎ－型エピタキシャル層２２のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよい。
単位セル１５の平面面積ＳＣに対するｎ－型ダイオード領域２４の平面面積ＳＤの面積比ＳＤ／ＳＣは、０．００５以上０．０１５以下（たとえば０．０１程度）であってもよい。以下では、面積比ＳＤ／ＳＣを「単位セル１５に対するｎ－型ダイオード領域２４の面積比ＳＤ／ＳＣ」という。
ｎ－型ダイオード領域２４のアスペクト比Ｌ４／Ｌ３は、「１」以上であってもよい。アスペクト比Ｌ４／Ｌ３は、ｎ－型ダイオード領域２４の第１方向Ｘに沿う一辺の長さＬ３に対するｎ－型ダイオード領域２４の第２方向Ｙに沿う一辺の長さＬ４の比で定義される。
ここでは、ｎ－型ダイオード領域２４のアスペクト比Ｌ４／Ｌ３が「１」である例が示されている。したがって、ｎ－型ダイオード領域２４は、ここでは平面視において正方形状に形成されている。ｎ－型ダイオード領域２４の一辺の長さＬ３，Ｌ４は、それぞれ、１μｍ以上１．５μｍ以下（たとえば１．２μｍ程度）であってもよい。
ｐ型ウェル領域２５は、半導体層２の第１主面３の表層部において、ｎ－型ダイオード領域２４の周縁に沿って形成されている。ｐ型ウェル領域２５は、より具体的には、平面視においてｎ－型ダイオード領域２４を取り囲む無端状（四角環状）に形成されている。
ｐ型ウェル領域２５の外周縁は、単位セル１５の外周縁を形成している。ｐ型ウェル領域２５は、ｎ－型ダイオード領域２４およびｎ－型エピタキシャル層２２の間で第１ｐｎ接合部を形成している。
図４を参照して、第１ｐｎ接合部により、ｐ型ウェル領域２５をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとする第１ダイオード２８が形成されている。
ｎ＋型ソース領域２６は、ｐ型ウェル領域２５の表層部に形成されている。ｎ＋型ソース領域２６は、ｎ－型ダイオード領域２４のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
ｎ＋型ソース領域２６は、ｐ型ウェル領域２５の内周縁および外周縁から間隔を空けて形成されている。ｎ＋型ソース領域２６は、この形態では、平面視においてｐ型ウェル領域２５に沿う無端状（四角環状）に形成されている。
ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５の表層部に形成されている。ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５の表層部においてｎ－型ダイオード領域２４およびｎ＋型ソース領域２６の間の領域に形成されている。ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
ｐ＋型コンタクト領域２７は、この形態では、平面視においてｐ型ウェル領域２５の内周縁に沿う無端状（四角環状）に形成されている。ｐ＋型コンタクト領域２７は、この形態では、ｐ型ウェル領域２５の内周縁から露出しており、ｎ－型ダイオード領域２４との間で第２ｐｎ接合部を形成している。
図４を参照して、ｐ＋型コンタクト領域２７は、第１領域２９および第２領域３０を含む。ｐ＋型コンタクト領域２７の第１領域２９は、ｐ型ウェル領域２５内に形成されている。ｐ＋型コンタクト領域２７の第２領域３０は、第１領域２９からｎ－型ダイオード領域２４内に引き出されている。
ｐ＋型コンタクト領域２７の第２領域３０は、ｐ型ウェル領域２５およびｎ－型ダイオード領域２４の境界領域を横切っている。ｐ＋型コンタクト領域２７の第２領域３０は、ｎ－型ダイオード領域２４との間で第２ｐｎ接合部を形成している。第２ｐｎ接合部により、ｐ＋型コンタクト領域２７をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとする第２ダイオード３１が形成されている。
各単位セル１５は、ＪＢＳ（Junction Barrier Schottky）構造を有している。ＪＢＳ構造は、ｎ－型ダイオード領域２４およびｐ型ウェル領域２５の間に形成された第１ｐｎ接合部を含む。また、ＪＢＳ構造は、ｎ－型ダイオード領域２４およびｐ＋型コンタクト領域２７の間に形成された第２ｐｎ接合部を含む。
さらに、ｎ－型エピタキシャル層２２の表層部には、各単位セル１５を利用してＪＦＥＴ（Junction Field Effect Transistor）構造が形成されている。
ＪＦＥＴ構造は、第１ｐｎｐ構造および第２ｐｎｐ構造を含む。第１ｐｎｐ構造は、ｎ－型エピタキシャル層２２の第１ライン部１６と、第１ライン部１６を挟んで互いに隣り合うｐ型ウェル領域２５とによって形成されている。第２ｐｎｐ構造は、ｎ－型エピタキシャル層２２の第２ライン部１７と、第２ライン部１７を挟んで互いに隣り合うｐ型ウェル領域２５とによって形成されている。
図３を参照して、半導体層２の第１主面３の上には、プレーナゲート構造が形成されている。プレーナゲート構造は、ゲート絶縁層３２およびゲート電極層３３を含む積層構造を有している。プレーナゲート構造は、この形態では、平面視において第１ライン部１６および第２ライン部１７に沿う格子状に形成されている。
ゲート電極層３３は、ゲート電極１０に電気的に接続されている。ゲート電極層３３は、ゲート絶縁層３２を挟んで、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｎ－型エピタキシャル層２２に対向している。
ゲート電極層３３は、より具体的には、第１ライン部１６、第２ライン部１７および交差部１８の上の領域から各単位セル１５の上の領域に延び、各単位セル１５のｐ型ウェル領域２５およびｎ＋型ソース領域２６を選択的に被覆している。
半導体層２の第１主面３の上には、絶縁層３４が形成されている。絶縁層３４は、ゲート電極層３３を被覆している。絶縁層３４には、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を露出させるコンタクト孔３５が選択的に形成されている。
ソース電極１１は、絶縁層３４の上に形成されている。ソース電極１１は、絶縁層３４の上からコンタクト孔３５に入り込んでいる。ソース電極１１は、コンタクト孔３５内において、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を一括して被覆している。
ソース電極１１は、ｎ－型ダイオード領域２４との間でショットキー接合を形成している。これにより、図４を参照して、ソース電極１１をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとするＳＢＤ８が形成されている。
ソース電極１１は、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７との間でオーミック接合を形成している。これにより、半導体層２、ｐ型ウェル領域２５、ｎ＋型ソース領域２６、ｐ＋型コンタクト領域２７、ゲート絶縁層３２、ゲート電極１０（ゲート電極層３３）、ソース電極１１およびドレイン電極２３を含むＭＩＳＦＥＴ９が形成されている。
図５は、図１の半導体装置１の電気的構造を示す回路図である。
図５を参照して、半導体装置１は、ＳＢＤ８、ＭＩＳＦＥＴ９、第１ダイオード２８および第２ダイオード３１を含む。ＳＢＤ８、第１ダイオード２８および第２ダイオード３１は、ＭＩＳＦＥＴ９のフリーホイールダイオードを形成している。
ＳＢＤ８は、ＭＩＳＦＥＴ９に対して並列に接続されている。ＳＢＤ８のアノードは、ＭＩＳＦＥＴ９のソース電極１１に接続されている。ＳＢＤ８のカソードは、ＭＩＳＦＥＴ９のドレイン電極２３に接続されている。
第１ダイオード２８は、ＭＩＳＦＥＴ９に対して並列に接続されている。第１ダイオード２８のアノードは、ＭＩＳＦＥＴ９のソース電極１１に接続されている。第１ダイオード２８のカソードは、ＭＩＳＦＥＴ９のドレイン電極２３に接続されている。
第２ダイオード３１は、ＭＩＳＦＥＴ９に対して並列に接続されている。第２ダイオード３１のアノードは、ＭＩＳＦＥＴ９のソース電極１１に接続されている。第２ダイオード３１のカソードは、ＭＩＳＦＥＴ９のドレイン電極２３に接続されている。
ＭＩＳＦＥＴ９のソース電極１１は、ＳＢＤ８のアノード電極、第１ダイオード２８のアノード電極および第２ダイオード３１のアノード電極を兼ねている。ＭＩＳＦＥＴ９のドレイン電極２３は、ＳＢＤ８のカソード電極、第１ダイオード２８のカソード電極および第２ダイオード３１のカソード電極を兼ねている。
図６は、参考例に係る半導体装置４１の構造を電気的な観点から説明するための図である。以下では、半導体装置１とは異なる点についてのみ説明し、その他の点の説明は省略する。
参考例に係る半導体装置４１は、単位セル１５を含まない点で半導体装置１とは異なる構造を有している。より具体的には、参考例に係る半導体装置４１は、ＳＢＤ８用のＳＢＤセル４２と、ＭＩＳＦＥＴ９用のＭＩＳＦＥＴセル４３とが互いに隣接して配列された構造を有している。
ＳＢＤセル４２には、ｎ－型ダイオード領域２４が形成されている。ＭＩＳＦＥＴセル４３には、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７が形成されている。
図６には、シミュレーションにより求められた電流密度の分布が示されている。ゲート電極１０およびソース電極１１の間の電圧ＶＧＳは、１８Ｖであった。ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳは、１Ｖであった。
参考例に係る半導体装置４１では、ＭＩＳＦＥＴセル４３に電流が集中している。したがって、ＳＢＤセル４２用の電流経路およびＭＩＳＦＥＴセル４３用の電流経路は、半導体層２内で分散している。また、ＳＢＤセル４２用の電流経路およびＭＩＳＦＥＴセル４３用の電流経路の共通部分は、半導体層２の底部側に形成され、かつ、比較的小さい。
したがって、参考例に係る半導体装置４１では、順方向電圧ＶＦを増加させたとしても順方向電流ＩＦが期待通りに上昇しない。このような問題は、ＳＢＤ８の導通損失の低減を図る上での弊害になっている。
図７は、半導体装置１の構造を電気的な観点から説明するための図である。
図７には、シミュレーションにより求められた半導体装置１の電流密度の分布が示されている。ゲート電極１０およびソース電極１１の間の電圧ＶＧＳは、１８Ｖであった。ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳは、１Ｖであった。
図７を参照して、半導体装置１では、ＳＢＤ８用の電流経路およびＭＩＳＦＥＴ９用の電流経路の共通部分が、参考例に係る半導体装置４１の共通部分よりも大きくなっている。
半導体装置１では、一つの単位セル１５を利用してＭＩＳＦＥＴ９およびＳＢＤ８が作り込まれた構造を有している。したがって、ＳＢＤ８用の電流経路およびＭＩＳＦＥＴ９用の電流経路は、単位セル１５の直下の領域に形成される。
これにより、ＳＢＤ８用の電流経路およびＭＩＳＦＥＴ９用の電流経路が、半導体層２内で分散することを抑制できる。また、ＳＢＤ８用の電流経路およびＭＩＳＦＥＴ９用の電流経路の共通化を図ることができる。よって、順方向電圧ＶＦの増加率に対する順方向電流ＩＦの増加率を高めることができるから、ＳＢＤ８の導通損失の低減を図ることができる。
図８は、ＳＢＤ８の電流－電圧特性の測定結果を示すグラフである。
図８において、縦軸はドレイン電流ＩＤ［Ａ］であり、横軸はドレイン電極２３およびソース電極１１の間の電圧ＶＤＳ［Ｖ］である。ドレイン電流ＩＤは、ＳＢＤ８の順方向電流ＩＦでもある。ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳは、ＳＢＤ８の順方向電圧ＶＦでもある。
図８には、第１特性Ａおよび第２特性Ｂが示されている。第１特性Ａは、半導体装置１のＳＢＤ８の電流－電圧特性を示している。第２特性Ｂは、参考例に係る半導体装置４１のＳＢＤ８の電流－電圧特性を示している。
第１特性Ａおよび第２特性Ｂを参照して、第１特性Ａのドレイン電極２３およびソース電極１１の間の電圧ＶＤＳの増加率に対するドレイン電流ＩＤの増加率は、第２特性Ｂのドレイン電流ＩＤの増加率よりも高くなっている。このように、半導体装置１によれば、参考例に係る半導体装置４１の導通損失よりも小さい導通損失を実現できた。
また、半導体装置１によれば、単位セル１５は、ｐ型ウェル領域２５およびｎ－型ダイオード領域２４の間に形成された第１ｐｎ接合部を含むＪＢＳ構造を有している。したがって、第１ｐｎ接合部から拡がる第１空乏層によって、ｎ－型ダイオード領域２４における電流の集中や電界の集中を抑制できる。
さらに、このＪＢＳ構造は、第１ｐｎ接合部に加えて、ｐ＋型コンタクト領域２７およびｎ－型ダイオード領域２４の間に形成された第２ｐｎ接合部を含む。したがって、第２ｐｎ接合部から拡がる第２空乏層によっても、ｎ－型ダイオード領域２４における電流の集中や電界の集中を抑制できる。
とりわけ、第２ｐｎ接合部は、ｎ－型ダイオード領域２４およびｐ＋型コンタクト領域２７の第２領域３０の間の境界領域に形成されている。これにより、第２ｐｎ接合部から第２空乏層を確実に拡げることができる。その結果、ｎ－型ダイオード領域２４における電流の集中や電界の集中を適切に抑制できる。
図９は、図１の半導体装置１の要部における電流密度の分布をシミュレーションにより求めた結果を示す図である。ゲート電極１０およびソース電極１１の間の電圧ＶＧＳは、１８Ｖであった。ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳは、１Ｖであった。
図９を参照して、半導体装置１ではＪＢＳ構造による電流や電界の集中の抑制が図られているが、それでもなお、ｎ－型ダイオード領域２４に電流が集中している。つまり、ｎ－型ダイオード領域２４では、電流の集中に起因して抵抗値が増加していることが理解される。
したがって、ｎ－型ダイオード領域２４において、電流の集中に起因する抵抗値の増加を抑制し、電流を流れ易くすることにより、ＳＢＤ８の導通損失をさらに低減できると考えられる。
そこで、図２に示す単位セル１５を基準にアスペクト比Ｌ２／Ｌ１等を調整し、ＳＢＤ８の電流－電圧特性を調べた。
図１０は、図２に対応する部分の平面図であって、単位セル１５のアスペクト比Ｌ２／Ｌ１が「２」である構造を示す図である。アスペクト比Ｌ２／Ｌ１が「２」であるとは、アスペクト比Ｌ２／Ｌ１が、図２に示す単位セル１５のアスペクト比Ｌ２／Ｌ１（＝「１」）の２倍であることを意味している。
より具体的には、図１０を参照して、各単位セル１５は、平面視において長方形状に形成されている。各単位セル１５は、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って延びる長方形状に形成されることが好ましい。このような構造によれば、単位セル１５に対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。
単位セル１５の短辺の長さＬ１は、５μｍ以上１５μｍ以下（たとえば１２μｍ程度）であってもよい。単位セル１５の長辺の長さＬ２は、１０μｍ以上３０μｍ以下（たとえば２４μｍ程度）であってもよい。
ｎ－型ダイオード領域２４は、平面視において長方形状に形成されている。単位セル１５に対するｎ－型ダイオード領域２４の面積比ＳＤ／ＳＣは、０．０５以上０．０６以下（たとえば０．０５５程度）であってもよい。
ｎ－型ダイオード領域２４の短辺の長さＬ３は、１μｍ以上１．５μｍ以下（たとえば１．２μｍ程度）であってもよい。ｎ－型ダイオード領域２４の長辺の長さＬ４は、１０μｍ以上１５μｍ以下（たとえば１３．２μｍ程度）であってもよい。比率だけについてみると、ｎ－型ダイオード領域２４のアスペクト比Ｌ４／Ｌ３は、単位セル１５のアスペクト比Ｌ２／Ｌ１よりも大きい。
図１１は、図２に対応する部分の平面図であって、単位セル１５のアスペクト比Ｌ２／Ｌ１が「３」である構造を示す図である。アスペクト比Ｌ２／Ｌ１が「３」であるとは、アスペクト比Ｌ２／Ｌ１が、図２に示す単位セル１５のアスペクト比Ｌ２／Ｌ１（＝「１」）の３倍であることを意味している。
より具体的には、図１１を参照して、各単位セル１５は、平面視において長方形状に形成されている。各単位セル１５は、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って延びる長方形状に形成されることが好ましい。このような構造によれば、単位セル１５に対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。
単位セル１５の短辺の長さＬ１は、５μｍ以上１５μｍ以下（たとえば１２μｍ程度）であってもよい。単位セル１５の長辺の長さＬ２は、１５μｍ以上４５μｍ以下（たとえば３６μｍ程度）であってもよい。
ｎ－型ダイオード領域２４は、平面視において長方形状に形成されている。単位セル１５に対するｎ－型ダイオード領域２４の面積比ＳＤ／ＳＣは、０．０６５以上０．０７５以下（たとえば０．０７程度）であってもよい。
ｎ－型ダイオード領域２４の短辺の長さＬ３は、１μｍ以上１．５μｍ以下（たとえば１．２μｍ程度）であってもよい。ｎ－型ダイオード領域２４の長辺の長さＬ４は、２０μｍ以上３０μｍ以下（たとえば２５．２μｍ程度）であってもよい。比率だけについてみると、ｎ－型ダイオード領域２４のアスペクト比Ｌ４／Ｌ３は、単位セル１５のアスペクト比Ｌ２／Ｌ１よりも大きい。
図１２は、ＳＢＤ８の電流－電圧特性の測定結果を示すグラフである。図１２において、縦軸はドレイン電流ＩＤ［Ａ］であり、横軸はドレイン電極２３およびソース電極１１の間の電圧ＶＤＳ［Ｖ］である。ドレイン電流ＩＤは、ＳＢＤ８の順方向電流ＩＦでもある。ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳは、ＳＢＤ８の順方向電圧ＶＦでもある。
図１２には、第１特性Ａおよび第２特性Ｂに加えて、第３特性Ｃおよび第４特性Ｄが示されている（図８も併せて参照）。
第３特性Ｃは、アスペクト比Ｌ２／Ｌ１が「２」である単位セル１５を含む半導体装置１のＳＢＤ８の電流－電圧特性を示している（図１０も併せて参照）。第４特性Ｄは、アスペクト比Ｌ２／Ｌ１が「３」である単位セル１５を含む半導体装置１のＳＢＤ８の電流－電圧特性を示している（図１１も併せて参照）。
第１特性Ａおよび第３特性Ｃを参照して、第３特性Ｃのドレイン電極２３およびソース電極１１の間の電圧ＶＤＳの増加率に対するドレイン電流ＩＤの増加率は、第１特性Ａのドレイン電流ＩＤの増加率よりも高くなっている。
また、第１特性Ａおよび第４特性Ｄを参照して、第４特性Ｄのドレイン電極２３およびソース電極１１の間の電圧ＶＤＳの増加率に対するドレイン電流ＩＤの増加率は、第１特性Ａのドレイン電流ＩＤの増加率よりも高くなっている。
また、第３特性Ｃおよび第４特性Ｄを参照して、ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳの増加率に対するドレイン電流ＩＤの増加率は、第３特性Ｃおよび第４特性Ｄの間においてそれほど大きな差はない。
第１特性Ａ、第３特性Ｃおよび第４特性Ｄより、単位セル１５のアスペクト比Ｌ２／Ｌ１を大きくすることにより、ドレイン電極２３およびソース電極１１の間の電圧ＶＤＳの増加率に対するドレイン電流ＩＤの増加率を向上できることが分かった。つまり、単位セル１５のアスペクト比Ｌ２／Ｌ１を大きくすることにより、ＳＢＤ８の導通損失を低減できることが分かった。
一方で、第３特性Ｃに対する第４特性Ｄのドレイン電流ＩＤの増加率は、第１特性Ａに対する第３特性Ｃのドレイン電流ＩＤの増加率に比べて小さい。したがって、アスペクト比Ｌ２／Ｌ１には、上限が存在していることが分かった。
単位セル１５のアスペクト比Ｌ２／Ｌ１は、「１」以上「４」以下の範囲で調整されてもよい。単位セル１５に対するｎ－型ダイオード領域２４の面積比ＳＤ／ＳＣは、０．００５以上０．０１以下の範囲で調整されてもよい。
前記範囲のアスペクト比Ｌ２／Ｌ１および前記範囲の面積比ＳＤ／ＳＣの任意の組み合わせによれば、ＳＢＤ８の導通損失の低減を図ることができ、設計の自由度を高めることができる。
図１３は、デバイス形成領域６の一部を示す平面図であって、本発明の第２実施形態に係る半導体装置５１の平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１３に示されるように、複数の単位セル１５は、この形態では、アスペクト比Ｌ２／Ｌ１が比較的大きい複数の単位セル１５Ａおよびアスペクト比Ｌ２／Ｌ１が比較的小さい複数の単位セル１５Ｂを含む。
複数の単位セル１５Ａは、それぞれ、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って帯状に延びている。複数の単位セル１５Ａのアスペクト比Ｌ２／Ｌ１は、「２」である。つまり、図１１に示す単位セル１５が、複数の単位セル１５Ａとして適用されている。
このような構造によれば、単位セル１５に対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。複数の単位セル１５Ａは、平面視において行列状の配列に代えて平面視において千鳥状の配列で形成されている。
複数の単位セル１５Ｂのアスペクト比Ｌ２／Ｌ１は、「２」未満である。複数の単位セル１５Ｂは、デバイス形成領域６の周縁に沿って形成されている。複数の単位セル１５Ｂは、デバイス形成領域６の周縁と複数の単位セル１５Ａとによって区画された領域に形成されていてもよい。
以上、半導体装置５１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、デバイス形成領域６の周縁と複数の単位セル１５Ａとによって区画された領域に複数の単位セル１５Ｂが形成されている。これにより、デバイス形成領域６内に、無駄なく複数の単位セル１５Ａ，１５Ｂを形成できるので、電流経路を適切に増加させることができる。
図１４は、デバイス形成領域６の一部を示す平面図であって、本発明の第３実施形態に係る半導体装置５２の平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図１４に示されるように、複数の単位セル１５は、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って互いに接続されるように配列されている。これにより、複数（２つ以上）の単位セル１５は、第２方向Ｙに沿って帯状に延びる一つのライン状セル５３を形成している。このような構造によれば、ライン状セル５３に対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。
ライン状セル５３は、第１方向Ｘに沿って間隔を空けて複数配列されていてもよい。図１４では、図１１に示されたアスペクト比Ｌ２／Ｌ１が「２」である単位セル１５が適用された構造が示されている。
第２方向Ｙに沿って互いに隣り合う複数のｎ－型ダイオード領域２４の間には、第２方向Ｙに沿って互いに隣接する一方および／または他方の単位セル１５のｐ型ウェル領域２５が介在している。各ライン状セル５３は、複数のｎ－型ダイオード領域２４が第２方向Ｙに沿って互いに間隔を空けて配列された構造を有している。
以上、半導体装置５２によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
複数の単位セル１５は、第２方向Ｙに代えて第１方向Ｘに沿って、互いに接続されるように配列されていてもよい。したがって、複数の単位セル１５は、第１方向Ｘに沿って延びる一つのライン状セルを形成していてもよい。さらに、このような構造のライン状セルが、第２方向Ｙに沿って間隔を空けて複数配列されていてもよい。
図１５は、本発明の第４実施形態に係る半導体装置６１の平面図である。以下では、半導体装置１に対して述べた構造に対応する構造については、同一の参照符号を付して説明する。
半導体装置６１は、チップ状の半導体層２を含む。半導体層２は、一方側の第１主面３と、他方側の第２主面４と、第１主面３および第２主面４を接続する４つの側面５Ａ，５Ｂ，５Ｃ，５Ｄとを含む。
第１主面３および第２主面４は、それらの法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状に形成されている。側面５Ａおよび側面５Ｃは、互いに対向している。側面５Ｂおよび側面５Ｄは、互いに対向している。
半導体層２には、デバイス形成領域６および外側領域７が設定されている。デバイス形成領域６は、ＳＢＤ８およびＭＩＳＦＥＴ９が形成された領域である。デバイス形成領域６は、アクティブ領域とも称される。
デバイス形成領域６は、平面視において、半導体層２の周縁から半導体層２の内方領域に間隔を空けて半導体層２の中央領域に設定されている。デバイス形成領域６は、この形態では、平面視において半導体層２の側面５Ａ～５Ｄに平行な４辺を有する四角形状に設定されている。
外側領域７は、半導体層２の周縁およびデバイス形成領域６の周縁の間の領域に設定されている。外側領域７は、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に設定されている。
半導体層２の第１主面３の平面面積ＳＥに対するデバイス形成領域６の平面面積ＳＦの比ＳＥ／ＳＦは、７０％以上８５％以下であってもよい。半導体層２の第１主面３の平面面積ＳＥは、１６ｍｍ２以上２５ｍｍ２以下であってもよい。外側領域７の幅ＷＯは、０．１ｍｍ以上０．３ｍｍ以下であってもよい。外側領域７の幅ＷＯとは、外側領域７が延びる方向に直交する方向の幅で定義される。
半導体層２の第１主面３の上には、ゲート電極１０と、ソース電極１１（第１主面電極）とが形成されている。図１５では、明瞭化のため、ゲート電極１０およびソース電極１１がハッチングによって示されている。ゲート電極１０は、ゲートパッド１２、ゲートフィンガー１３およびゲートライン６２を含む。
ゲートパッド１２は、平面視において任意の一つの側面（この形態では側面５Ａ）に沿って形成されている。ゲートパッド１２は、平面視において側面５Ａの中央領域に形成されている。ゲートパッド１２は、この形態では、外側領域７およびデバイス形成領域６の境界を横切るように、外側領域７からデバイス形成領域６に引き出されている。
ゲートパッド１２は、この形態では、平面視において四角形状に形成されている。ゲートパッド１２は、平面視において互いに交差（直交）する方向に沿って延びる２つの側面５Ａ～５Ｄを接続する１つの角部に沿って形成されていてもよい。
ゲートフィンガー１３は、デバイス形成領域６の周縁に沿うようにゲートパッド１２から帯状に引き出されている。ゲートフィンガー１３は、この形態では、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。ゲートフィンガー１３は、デバイス形成領域６を３方向から区画するように形成されていてもよい。
ゲートライン６２は、ゲートパッド１２の引き出し端部からデバイス形成領域６の中央部に向けて引き出されている。ゲートライン６２は、この形態では、平面視においてゲートパッド１２から半導体層２の側面５Ｃに向けて一直線に延びる帯状に形成されている。
ソース電極１１は、平面視においてゲート電極１０の内縁によって区画されたＣ字状の領域に形成されている。ソース電極１１は、この形態では、平面視においてゲート電極１０の内縁に沿うＣ字状に形成されている。
ソース電極１１は、デバイス形成領域６の大部分を被覆している。ソース電極１１は、互いに分割された複数の電極部分を有し、複数の電極部分によってデバイス形成領域６を被覆する構造を有していてもよい。
ゲートパッド１２には、この形態では、ゲート用の第１ボンディングワイヤが接続される。第１ボンディングワイヤは、アルミニウムワイヤであってもよい。ソース電極１１には、この形態では、ソース用の第２ボンディングワイヤが接続される。第２ボンディングワイヤは、アルミニウムワイヤであってもよい。
図１６は、図１５からゲート電極１０およびソース電極１１を取り除いた平面図であって、半導体層２の第１主面３の上の構造を説明するための図である。
半導体層２の第１主面３の上には、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５が形成されている。図１６では、明瞭化のため、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５がハッチングによって示されている。
ゲートパッド層６３は、ゲートパッド１２の直下の領域に形成されている。ゲートパッド層６３は、ゲートパッド１２に電気的に接続されている。図示はしないが、ゲートパッド１２は、絶縁層３４に形成されたコンタクト孔を介してゲートパッド層６３に電気的に接続されている。
ゲートパッド層６３は、この形態では、外側領域７およびデバイス形成領域６の境界を横切るように、外側領域７からデバイス形成領域６に引き出されている。ゲートパッド層６３は、この形態では、平面視において四角形状に形成されている。
ゲートフィンガー層６４は、ゲートフィンガー１３の直下の領域に形成されている。ゲートフィンガー層６４は、ゲートフィンガー１３に電気的に接続されている。図示はしないが、ゲートフィンガー１３は、絶縁層３４に形成されたコンタクト孔を介してゲートフィンガー層６４に電気的に接続されている。ゲートフィンガー層６４は、デバイス形成領域６の周縁に沿うようにゲートパッド層６３から帯状に引き出されている。
ゲートフィンガー層６４は、この形態では、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。ゲートフィンガー層６４は、デバイス形成領域６を３方向から区画するように形成されていてもよい。
ゲートライン層６５は、ゲートライン６２の直下の領域に形成されている。ゲートライン層６５は、ゲートライン６２に電気的に接続されている。図示はしないが、ゲートライン６２は、絶縁層３４に形成されたコンタクト孔を介してゲートライン層６５に電気的に接続されている。
ゲートライン層６５は、ゲートパッド層６３の引き出し端部からデバイス形成領域６の中央部に向けて引き出されている。ゲートライン層６５は、この形態では、平面視においてゲートパッド層６３から半導体層２の側面５Ｃに向けて一直線に延びる帯状に形成されている。
ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５によって区画されたＣ字状の領域には、ゲート電極層３３（プレーナゲート構造）が形成されている。ゲート電極層３３は、この形態では、平面視において格子状に形成されている。
図１６では、ゲート電極層３３が格子状のラインによって示されている。ゲート電極層３３は、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５から引き出されている。
ゲート電極層３３は、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５を介して、ゲートパッド１２、ゲートフィンガー１３およびゲートライン６２に電気的に接続されている。
図１７は、図１６に示す領域XVIIの拡大図であって、半導体層２の第１主面３よりも上の構造が取り除かれた図である。
図１７を参照して、デバイス形成領域６には、ＳＢＤ８およびＭＩＳＦＥＴ９を形成する単位セル１５が形成されている。図１７では、複数の単位セル１５が行列状に配列された例が示されている。
複数の単位セル１５は、任意の第１方向Ｘおよび第１方向Ｘに交差する第２方向Ｙに沿って間隔を空けて形成されている。第１方向Ｘは、この形態では、半導体層２の側面５Ａ～５Ｄのうちの任意の１つの側面（この形態では側面５Ｂ，５Ｄ）に沿う方向である。第２方向Ｙは、前記任意の１つの側面に直交する側面（この形態では側面５Ａ，５Ｃ）に沿う方向である。第２方向Ｙは、この形態では、第１方向Ｘに直交する方向である。
単位セル１５は、平面視において四角形状に形成されている。単位セル１５は、平面視において外側に向かって凸状に湾曲した角部１５ａを有している。これにより、単位セル１５の角部１５ａにおける電界の集中を緩和できる。
単位セル１５のアスペクト比Ｌ２／Ｌ１は、前述の図１０および図１１に示されたように、「１」以上の値（たとえば「１」以上「４」以下）を採り得るが、ここでは「１」である例について説明する。アスペクト比Ｌ２／Ｌ１は、単位セル１５の第１方向Ｘに沿う一辺の長さＬ１に対する単位セル１５の第２方向Ｙに沿う一辺の長さＬ２の比で定義される。
単位セル１５は、この形態では、平面視において正方形状に形成されている。単位セル１５の一辺の長さＬ１，Ｌ２は、それぞれ、５μｍ以上１５μｍ以下（たとえば１０μｍ程度）であってもよい。
半導体層２の第１主面３には、第１ライン部１６、第２ライン部１７および交差部１８が形成されている。第１ライン部１６、第２ライン部１７および交差部１８は、いずれも単位セル１５から露出する半導体層２の第１主面３によって形成されている。
第１ライン部１６は、複数の単位セル１５の間の領域を第１方向Ｘに沿って延び、かつ、第２方向Ｙに隣り合う複数の単位セル１５の間の領域を区画している。第２ライン部１７は、複数の単位セル１５の間の領域を第２方向Ｙに沿って延び、第１方向Ｘに隣り合う複数の単位セル１５の間の領域を区画している。交差部１８は、第１ライン部１６および第２ライン部１７が交差する部分である。
第１ライン部１６の第２方向Ｙの幅Ｗ１は、０．８μｍ以上３．０μｍ以下（たとえば１．２μｍ程度）であってもよい。第２ライン部１７の第１方向Ｘの幅Ｗ２は、０．８μｍ以上３．０μｍ以下（たとえば１．２μｍ程度）であってもよい。
交差部１８において半導体層２の第１主面３の表層部には、不純物領域１９が形成されている。不純物領域１９は、半導体層２の第１主面３の表層部、とりわけ隣り合う単位セル１５の間で生じる電界を緩和する。不純物領域１９は、半導体装置６１の耐圧の低下を抑制する。
不純物領域１９は、この形態では、ｐ型不純物領域またはｐ＋型不純物領域を含む。不純物領域１９は、半導体層２（後述するｎ－型エピタキシャル層２２）との間でｐｎ接合部を形成している。不純物領域１９は、平面視において外側に向かって凸状に湾曲した角部１９ａを有している。
不純物領域１９は、交差部１８において単位セル１５に重なっている。より具体的には、不純物領域１９の角部１９ａが、単位セル１５の角部１５ａに重なっている。さらに具体的には、１つの不純物領域１９の４つ角部１９ａが、交差部１８において、互いに隣り合う４つの単位セル１５の角部１５ａに重なっている。これにより、各単位セル１５の角部１５ａにおける電界の集中を適切に緩和できる。
図１８は、図１７のXVIII-XVIII線に沿う断面図である。図１９は、図１８に示す領域XIXの拡大図である。以下では、必要に応じて図１７も参照する。
図１８を参照して、半導体層２は、ｎ＋型半導体基板２１と、ｎ＋型半導体基板２１の上に形成されたｎ－型エピタキシャル層２２とを含む積層構造を有している。ｎ－型エピタキシャル層２２によって半導体層２の第１主面３が形成されている。ｎ＋型半導体基板２１によって半導体層２の第２主面４が形成されている。
ｎ＋型半導体基板２１は、この形態では、ワイドバンドギャップ半導体を含む。ｎ＋型半導体基板２１は、ＳｉＣ、ダイヤモンドまたは窒化物半導体を含んでいてもよい。ｎ＋型半導体基板２１のオフ角は、４°であってもよい。
ｎ－型エピタキシャル層２２は、この形態では、ワイドバンドギャップ半導体を含む。ｎ－型エピタキシャル層２２は、ＳｉＣ、ダイヤモンドまたは窒化物半導体を含んでいてもよい。ＳｉＣは、４Ｈ－ＳｉＣであってもよい。窒化物半導体は、ＧａＮであってもよい。
ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１と同一の材料種によって形成されていてもよい。ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１とは異なる材料種によって形成されていてもよい。以下では、ｎ＋型半導体基板２１およびｎ－型エピタキシャル層２２がいずれもＳｉＣ（４Ｈ－ＳｉＣ）を含む例について説明する。
すなわち、ｎ＋型半導体基板２１は、［０００１］面から＜１１－２０＞方向に対して１０°以内のオフ角が設けられた主面を有している。オフ角は、より具体的には、２°または４°である。
ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１の主面からＳｉＣをエピタキシャル成長することによって形成されている。したがって、ｎ－型エピタキシャル層２２は、［０００１］面から＜１１－２０＞方向に対して１０°以内のオフ角が設けられた主面を有している。オフ角は、より具体的には、２°または４°である。
第１方向Ｘは、この形態では、＜１１－２０＞方向に直交する方向に設定されており、第２方向Ｙは、＜１１－２０＞方向に設定されている。したがって、複数の単位セル１５は、＜１１－２０＞方向および＜１１－２０＞方向に直交する方向に沿って間隔を空けて配列されている。
１０℃以内のオフ角を有する４Ｈ－ＳｉＣ基板を用いて複数の単位セル１５を＜１１－２０＞方向に沿って配列させた場合、互いに隣り合う複数の単位セル１５において、電界および結晶方位の関係が互いに等しくなる。
単位セル１５の耐圧強度は、局所的な電界集中によって低下する。そのため、複数の単位セル１５のうちの或る単位セル１５において電界が局所的に集中した場合には、或る単位セル１５によって複数の単位セル１５全体としての耐圧強度が制限される。
したがって、電界および結晶方位の関係が互いに等しくなるように複数の単位セル１５を配列することによって、複数の単位セル１５のうちの或る単位セル１５において電界が局所的に集中することを抑制できる。これにより、各単位セル１５の耐圧強度を均等に近づけることができるから、半導体装置１の耐圧の低下を抑制できる。
半導体層２の第２主面４にはドレイン電極２３（第２主面電極）が接続されている。ドレイン電極２３は、半導体層２の第２主面４を被覆し、ｎ＋型半導体基板２１との間でオーミック接合を形成している。
半導体層２において、ｎ＋型半導体基板２１は、低抵抗領域（ドレイン領域）として形成されている。半導体層２において、ｎ－型エピタキシャル層２２は、高抵抗領域（ドリフト領域）として形成されている。
ｎ－型エピタキシャル層２２の厚さは、５μｍ以上７０μｍ以下であってもよい。ｎ－型エピタキシャル層２２の厚さを大きくすることによって、半導体装置６１の耐圧を向上できる。
たとえば、ｎ－型エピタキシャル層２２の厚さを５μｍ以上に設定することにより、６００Ｖ以上の耐圧を得ることができる。たとえば、ｎ－型エピタキシャル層２２の厚さを２０μｍ以上に設定することにより、３０００Ｖ以上の耐圧を得ることができる。たとえば、ｎ－型エピタキシャル層２２の厚さを４０μｍ以上に設定することにより、６０００Ｖ以上の耐圧を得ることができる。
図１７～図１９を参照して、半導体層２の第１主面３の表層部には、複数の単位セル１５が形成されている。各単位セル１５の表面には、半導体層２の第２主面４側に向かって窪んだリセス部７１が形成されている。
つまり、半導体層２の第１主面３には、複数のリセス部７１が、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて行列状に配列されている。そして、このリセス部７１に沿って、単位セル１５が形成されている。リセス部７１の深さは、０．５μｍ以上５μｍ以下であってもよい。
リセス部７１は、側壁７２、底壁７３、ならびに、側壁７２および底壁７３を接続するエッジ部７４を有している。リセス部７１は、この形態では、平面視において単位セル１５の各辺に平行な４辺を有する四角形状に設定されている。
リセス部７１の底壁７３は、半導体層２の第１主面３の面粗さＺｓ以上の面粗さＺｒを有している（Ｚｒ≧Ｚｓ）。リセス部７１の底壁７３の面粗さＺｒは、より具体的には、半導体層２の第１主面３の面粗さＺｓよりも大きい（Ｚｒ＞Ｚｓ）。面粗さＺｒ，Ｚｓは、それぞれ算術平均粗さであってもよい。
リセス部７１の底壁７３には、各単位セル１５を形成するｎ－型ダイオード領域２４、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７が形成されている。
ｎ－型ダイオード領域２４は、リセス部７１の底壁７３の中央部に形成されている。ｎ－型ダイオード領域２４は、平面視において四角形状に形成されている。ｎ－型ダイオード領域２４は、平面視において外側に向かって凸状に湾曲した角部２４ａを有している。
ｎ－型ダイオード領域２４は、この形態では、ｎ－型エピタキシャル層２２の一部の領域をそのまま利用して形成されている。したがって、ｎ－型ダイオード領域２４は、ｎ－型エピタキシャル層２２のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有している。
ｎ－型ダイオード領域２４は、ｎ－型エピタキシャル層２２の表層部に対してｎ型不純物をさらに注入することによって形成されていてもよい。この場合、ｎ－型ダイオード領域２４の表層部は、ｎ－型エピタキシャル層２２のｎ型不純物濃度よりも高いｎ型不純物濃度を有していてもよい。
単位セル１５の平面面積ＳＣに対するｎ－型ダイオード領域２４の平面面積ＳＤの面積比ＳＤ／ＳＣは、０．００５以上０．０１５以下（たとえば０．０１程度）であってもよい。
ｎ－型ダイオード領域２４のアスペクト比Ｌ４／Ｌ３は、「１」であってもよい。アスペクト比Ｌ４／Ｌ３は、ｎ－型ダイオード領域２４の第１方向Ｘに沿う一辺の長さＬ３に対するｎ－型ダイオード領域２４の第２方向Ｙに沿う一辺の長さＬ４の比で定義される。
したがって、ｎ－型ダイオード領域２４は、この形態では、平面視において正方形状に形成されている。ｎ－型ダイオード領域２４の一辺の長さＬ３，Ｌ４は、それぞれ、０．８μｍ以上３．０μｍ以下（たとえば１．２μｍ程度）であってもよい。
半導体層２の耐圧は、ｎ－型ダイオード領域２４において最も狭い部分の幅（長さＬ３，Ｌ４）、第１ライン部１６の幅Ｗ１または第２ライン部１７の幅Ｗ２によって制限される。したがって、ｎ－型ダイオード領域２４において最も狭い部分の幅（長さＬ３，Ｌ４）は、第１ライン部１６の幅Ｗ１および第２ライン部１７の幅Ｗ２と、ほぼ等しいことが好ましい。
たとえば、第１ライン部１６および第２ライン部１７に対してｎ－型ダイオード領域２４が小さい場合、半導体層２の耐圧は、ｎ－型ダイオード領域２４によって制限される。反対に、ｎ－型ダイオード領域２４に対して第１ライン部１６および／または第２ライン部１７が小さい場合、半導体層２の耐圧は、第１ライン部１６および／または第２ライン部１７によって制限される。
したがって、ｎ－型ダイオード領域２４において最も狭い部分の幅（長さＬ３，Ｌ４）を、第１ライン部１６の幅Ｗ１および第２ライン部１７の幅Ｗ２とほぼ等しく形成することによって、半導体層２の耐圧が、ｎ－型ダイオード領域２４、第１ライン部１６または第２ライン部１７によって制限されることを抑制できる。
ｐ型ウェル領域２５は、リセス部７１の底壁７３において、ｎ－型ダイオード領域２４の周縁に沿って形成されている。ｐ型ウェル領域２５は、より具体的には、リセス部７１の底壁７３においてｎ－型ダイオード領域２４を取り囲む無端状（四角環状）に形成されている。
ｐ型ウェル領域２５は、リセス部７１の底壁７３からエッジ部７４を介して側壁７２を被覆している。つまり、リセス部７１の底壁７３は、ｐ型ウェル領域２５の底部よりも半導体層２の第１主面３側に位置している。
ｐ型ウェル領域２５の外周縁は、単位セル１５の外周縁を形成している。したがって、ｐ型ウェル領域２５は、平面視において外側に向かって凸状に湾曲した角部２５ａを有している。ｐ型ウェル領域２５の角部２５ａは、単位セル１５の角部１５ａに対応している。これにより、ｐ型ウェル領域２５の角部２５ａにおける電界の集中を緩和できる。
ｐ型ウェル領域２５の底部は、半導体層２の第１主面３に対して平行に形成されている。つまり、ｐ型ウェル領域２５の底部は、半導体層２の［０００１］面に対して平行に形成されている。このような構造によれば、結晶の性質に起因するｐ型ウェル領域２５に対する電界集中を緩和できる。
ｐ型ウェル領域２５は、ｎ－型ダイオード領域２４およびｎ－型エピタキシャル層２２の間でｐｎ接合部を形成している。このｐｎ接合部により、ｐ型ウェル領域２５をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとする第１ダイオード２８が形成されている。
ｎ＋型ソース領域２６は、ｐ型ウェル領域２５の表層部に形成されている。ｎ＋型ソース領域２６は、ｎ－型ダイオード領域２４のｎ型不純物濃度よりも高いｎ型不純物濃度を有している。
ｎ＋型ソース領域２６は、リセス部７１の底壁７３において、ｐ型ウェル領域２５の内周縁および外周縁から間隔を空けて形成されている。ｎ＋型ソース領域２６は、リセス部７１の底壁７３からエッジ部７４を介して側壁７２を被覆している。
ｎ＋型ソース領域２６は、この形態では、平面視においてｐ型ウェル領域２５に沿う無端状（四角環状）に形成されている。ｎ＋型ソース領域２６は、平面視において外側に向かって凸状に湾曲した角部２６ａを有している。
ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５の表層部に形成されている。ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５のｐ型不純物濃度よりも高いｐ型不純物濃度を有している。
ｐ＋型コンタクト領域２７は、リセス部７１の底壁７３において、ｐ型ウェル領域２５の内周縁およびｎ＋型ソース領域２６の間の領域に形成されている。ｐ＋型コンタクト領域２７およびｎ＋型ソース領域２６の間の境界領域は、リセス部７１の底壁７３に接している。
ｐ＋型コンタクト領域２７は、この形態では、平面視においてｐ型ウェル領域２５の内周縁に沿う無端状（四角環状）に形成されている。ｐ＋型コンタクト領域２７は、平面視において外側に向かって凸状に湾曲した角部２７ａを有している。
図２０は、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７の各不純物濃度プロファイルを示すグラフである。図２０において、縦軸は不純物濃度［ｃｍ－３］であり、横軸は半導体層２の第１主面３からの深さ［μｍ］である。
図２０には、第１曲線Ｌ１、第２曲線Ｌ２および第３曲線Ｌ３が示されている。第１曲線Ｌ１は、ｐ型ウェル領域２５の不純物濃度プロファイルを示している。第２曲線Ｌ２は、ｎ＋型ソース領域２６の不純物濃度プロファイルを示している。第３曲線Ｌ３は、ｐ＋型コンタクト領域２７の不純物濃度プロファイルを示している。
第１曲線Ｌ１を参照して、ｐ型ウェル領域２５のｐ型不純物濃度は、その深さ方向途中部にピーク値（極大値）を有している。ｐ型ウェル領域２５のｐ型不純物濃度は、ピーク値から半導体層２の第１主面３および第２主面４に向けて減少している。
第２曲線Ｌ２を参照して、ｎ＋型ソース領域２６のｎ型不純物濃度は、ｐ型ウェル領域２５のｐ型不純物濃度よりも高い。ｎ＋型ソース領域２６のｎ型不純物濃度は、半導体層２の第１主面３（リセス部７１の底壁７３）から第２主面４に向けて漸減する濃度プロファイルを有している。
第２曲線Ｌ２の破線部を参照して、ｎ＋型ソース領域２６のｎ型不純物濃度は、実際には、ｐ型ウェル領域２５のように、その深さ方向途中部にピーク値（極大値）を有している。
リセス部７１は、ｎ＋型ソース領域２６においてｎ型不純物濃度が比較的小さい表層部の領域を除去することによって形成されている。このようにして、半導体層２の第１主面３から第２主面４に向けてｎ型不純物濃度が漸減する濃度プロファイルを有するｎ＋型ソース領域２６が形成されている。
第３曲線Ｌ３を参照して、ｐ＋型コンタクト領域２７のｐ型不純物濃度は、ｐ型ウェル領域２５のｐ型不純物濃度よりも高い。ｐ＋型コンタクト領域２７のｐ型不純物濃度は、半導体層２の第１主面３（リセス部７１の底壁７３）から第２主面４に向けて漸減する濃度プロファイルを有している。
第３曲線Ｌ３の破線部を参照して、ｐ＋型コンタクト領域２７のｐ型不純物濃度は、実際には、ｐ型ウェル領域２５のように、その深さ方向途中部にピーク値（極大値）を有している。
リセス部７１は、ｐ＋型コンタクト領域２７においてｐ型不純物濃度が比較的小さい表層部の領域を除去することによって形成されている。このようにして、半導体層２の第１主面３（リセス部７１の底壁７３）から第２主面４に向けてｐ型不純物濃度が漸減する濃度プロファイルを有するｐ＋型コンタクト領域２７が形成されている。
このように、リセス部７１の底壁７３には、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７において、比較的不純物濃度の高い部分が露出している。これにより、各半導体領域に対するソース電極１１の電気的な接続が良好になるので、ＳＢＤ８およびＭＩＳＦＥＴ９を適切に形成できる。
各単位セル１５は、ＪＢＳ構造を有している。ＪＢＳ構造は、ｎ－型ダイオード領域２４およびｐ型ウェル領域２５の間に形成されたｐｎ接合部を含む。また、ｎ－型エピタキシャル層２２の表層部には、各単位セル１５を利用してＪＦＥＴ構造が形成されている。
ＪＦＥＴ構造は、第１ｐｎｐ構造および第２ｐｎｐ構造を含む。第１ｐｎｐ構造は、ｎ－型エピタキシャル層２２の第１ライン部１６と、第１ライン部１６を挟んで互いに隣り合うｐ型ウェル領域２５とによって形成されている。第２ｐｎｐ構造は、ｎ－型エピタキシャル層２２の第２ライン部１７と、第２ライン部１７を挟んで互いに隣り合うｐ型ウェル領域２５とによって形成されている。
図１８を再度参照して、半導体層２の第１主面３の上には、プレーナゲート構造が形成されている。プレーナゲート構造は、ゲート絶縁層３２およびゲート電極層３３を含む積層構造を有している。プレーナゲート構造は、平面視において第１ライン部１６および第２ライン部１７に沿う格子状に形成されている。
ゲート絶縁層３２は、酸化膜を含んでいてもよい。酸化膜は、酸化シリコンを含んでいてもよい。図１９を参照して、ゲート絶縁層３２には、リセス部７１に連通したゲート貫通孔７５が形成されている。ゲート貫通孔７５の内壁は、リセス部７１の側壁７２に対して面一に形成されている。
ゲート電極層３３は、ゲート絶縁層３２を挟んで、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｎ－型エピタキシャル層２２に対向している。ゲート電極層３３は、第１ライン部１６、第２ライン部１７および交差部１８の上の領域から各単位セル１５の上の領域に延び、各単位セル１５のｐ型ウェル領域２５およびｎ＋型ソース領域２６を選択的に被覆している。
ゲート電極層３３は、より具体的には、本体部７６および張り出し部７７を含む。ゲート電極層３３の本体部７６は、ゲート絶縁層３２の上に位置している。ゲート電極層３３の張り出し部７７は、ゲート電極層３３の本体部７６から単位セル１５の上の領域に張り出している。
ゲート電極層３３の張り出し部７７は、空間を挟んで、リセス部７１の底壁７３に対向する対向部７８を有している。ゲート電極層３３の張り出し部７７は、より具体的には、空間を挟んで、ｎ＋型ソース領域２６に対向している。
ゲート電極層３３の上面の上には、上面絶縁層７９が形成されている。上面絶縁層７９は、ゲート電極層３３の上面のほぼ全域を被覆している。上面絶縁層７９は、ゲート電極層３３の上の領域の平坦性を高めるために形成されている。上面絶縁層７９は、窒化膜を含んでいてもよい。窒化膜は、窒化シリコンを含んでいてもよい。
半導体層２の第１主面３の上には、絶縁層３４が形成されている。絶縁層３４は、ゲート電極層３３を被覆している。絶縁層３４は、図示はしないが、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５も被覆している。
絶縁層３４は、ゲート電極層３３の張り出し部７７およびリセス部７１の底壁７３の間の空間を埋めて、ゲート電極層３３の外面を被覆している。絶縁層３４は、空間に埋め込まれた埋設部８０を含む。絶縁層３４の埋設部８０は、空間においてゲート絶縁層３２と接している。
ゲート電極層３３の張り出し部７７は、絶縁層３４の埋設部８０を挟んでｎ＋型ソース領域２６に対向している。したがって、絶縁層３４の埋設部８０は、ゲート絶縁層３２の一部として機能する。
絶縁層３４の埋設部８０の厚さは、ゲート絶縁層３２の厚さ以上であってもよい。つまり、絶縁層３４は、ゲート電極層３３の内方部（本体部７６）に接する薄膜部、および、薄膜部の厚さよりも大きい厚さを有し、ゲート電極層３３の周縁部（張り出し部７７）に接する厚膜部を有していると見なせる。
絶縁層３４は、この形態では、複数の絶縁膜が積層された積層構造を有している。複数の絶縁膜は、より具体的には、半導体層２の第１主面３側からこの順に積層された絶縁膜８１および絶縁膜８２を含む。絶縁膜８２は、絶縁膜８１の絶縁材料とは異なる性質の絶縁材料を含む。
絶縁膜８１は、ＵＳＧ（Undoped Silica Glass）を含んでいてもよい。絶縁膜８２は、ＰＳＧ（Phosphosilicate Glass）を含んでいてもよい。絶縁膜８２は、ＰＳＧに代えてＢＰＳＧ（Borophosphosilicate Glass）を含んでいてもよい。
絶縁膜８１は、ゲート電極層３３を被覆するように、半導体層２の第１主面３の上に形成されている。絶縁膜８１は、リセス部７１の底壁７３からゲート電極層３３の外面を被覆している。絶縁膜８１は、より具体的には、リセス部７１の底壁７３を被覆する第１被覆部８３、および、ゲート電極層３３の外面を被覆する第２被覆部８４を含む。
絶縁膜８１の第１被覆部８３は、リセス部７１の底壁７３に沿って膜状に形成されている。絶縁膜８１の第１被覆部８３は、ゲート電極層３３の張り出し部７７およびリセス部７１の底壁７３の間の空間に埋め込まれている。絶縁膜８１の第１被覆部８３によって、絶縁層３４の埋設部８０が形成されている。
絶縁膜８１の第２被覆部８４は、ゲート電極層３３の外面に沿って膜状に形成されている。絶縁膜８１の第２被覆部８４は、上面絶縁層７９を挟んでゲート電極層３３の上面に対向している。
絶縁膜８１には、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を露出させる第１コンタクト孔８５が形成されている。第１コンタクト孔８５は、より具体的には、絶縁膜８１の第１被覆部８３に形成されている。
第１コンタクト孔８５の内壁は、ｎ＋型ソース領域２６の直上に形成されている。第１コンタクト孔８５の開口エッジ部は、外側に向かって凸状に湾曲した凸湾曲面を有している。
絶縁膜８２は、絶縁膜８１を被覆している。絶縁膜８２は、絶縁膜８１の第１被覆部８３の上から絶縁膜８１の第２被覆部８４を被覆している。絶縁膜８２には、第１コンタクト孔８５に連通する第２コンタクト孔８６が形成されている。
第２コンタクト孔８６は、この形態では、第１コンタクト孔８５との間で一つのコンタクト孔３５を形成している。第２コンタクト孔８６の開口エッジ部は、外側に向かって凸状に湾曲した凸湾曲面を有している。
第２コンタクト孔８６の開口幅は、第１コンタクト孔８５の開口幅以上である。第２コンタクト孔８６の内壁は、第１コンタクト孔８５の内壁を取り囲んでいる。第２コンタクト孔８６の内方領域に第１コンタクト孔８５の内壁が位置している。第１コンタクト孔８５の内壁および第２コンタクト孔８６の内壁の間の領域には、第１コンタクト孔８５の開口エッジ部を含む段部８７が形成されている。
ソース電極１１は、絶縁層３４の上に形成されている。ソース電極１１は、絶縁層３４の上からコンタクト孔３５に入り込んでいる。ソース電極１１は、コンタクト孔３５内において、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を一括して被覆している。
ソース電極１１は、ｎ－型ダイオード領域２４との間でショットキー接合を形成している。これにより、ソース電極１１をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとするＳＢＤ８が形成されている。
ソース電極１１は、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７との間でオーミック接合を形成している。これにより、半導体層２、ｐ型ウェル領域２５、ｎ＋型ソース領域２６、ｐ＋型コンタクト領域２７、ゲート絶縁層３２、ゲート電極１０（ゲート電極層３３）、ソース電極１１およびドレイン電極２３を含むＭＩＳＦＥＴ９が形成されている。
ソース電極１１は、この形態では、電極層９１および電極層９２を含む積層構造を有している。
電極層９１は、膜状に形成されており、絶縁層３４の上からコンタクト孔３５に入り込んでいる。電極層９１は、コンタクト孔３５内において、第１コンタクト孔８５の開口エッジ部を含む段部８７を被覆している。電極層９１は、コンタクト孔３５内において、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を一括して被覆している。
電極層９１は、比較的大きい面粗さＺｒを有するリセス部７１の底壁７３を被覆する。これにより、リセス部７１の底壁７３に対する電極層９１（ソース電極１１）の密着力が高められている。その結果、電極層９１（ソース電極１１）およびｎ－型ダイオード領域２４の間の領域においてＳＢＤ８を適切に形成できる。
電極層９１は、この形態では、第１バリア電極膜９３および第２バリア電極膜９４を含む積層構造を有している。第１バリア電極膜９３は、Ｔｉ（チタン）膜を含む。第２バリア電極膜９４は、ＴｉＮ（窒化チタン）膜を含む。電極層９１は、Ｔｉ（チタン）膜およびＴｉＮ（窒化チタン）膜のいずれか一方だけを含む単層構造を有していてもよい。
電極層９２は、電極層９１の上に形成されている。電極層９２の厚さは、電極層９１の厚さ以上である。電極層９２は、電極層９１に沿って膜状に形成されており、絶縁層３４の上からコンタクト孔３５に入り込んでいる。
電極層９１は、コンタクト孔３５内において、電極層９１を挟んで、ｎ－型ダイオード領域２４、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を一括して被覆している。電極層９２は、アルミニウムを含んでいてもよい。
図１８および図１９を参照して、ソース電極１１は、絶縁層３４を被覆する第１被覆部９５およびリセス部７１の底壁７３を被覆する第２被覆部９６を含む。第１被覆部９５は、絶縁層３４の上から上方に向かって膨出している。第２被覆部９６は、第１被覆部９５以下の厚さを有している。
第２被覆部９６の上面は、第１被覆部９５の上面に対してリセス部７１の底壁７３側に位置している。第２被覆部９６の上面および第１被覆部９５の上面は、電極層９２によって形成されている。
第２被覆部９６の上面は、この形態では、絶縁層３４の上面と同程度の高さ位置に位置している。これにより、ソース電極１１には、第１被覆部９５および第２被覆部９６によってリセスが区画されている。
ソース電極１１において第２被覆部９６の上面の隅部には、窪み９７が形成されている。第２被覆部９６の隅部は、より具体的には、第１被覆部９５および第２被覆部９６を接続する接続部分である。
窪み９７は、半導体層２の第１主面３側に向かって窪んでいる。窪み９７は、絶縁層３４（絶縁膜８２）の角部に向かって窪んでいてもよい。窪み９７は、リセス部７１の底壁７３に対向している。窪み９７は、ｎ＋型ソース領域２６に対向している。窪み９７は、ｐ＋型コンタクト領域２７に対向している。
この窪み９７によって、第２被覆部９６の中央部に、他の領域の厚さ以上の厚さを有する厚膜部９８が形成されている。厚膜部９８は、第２被覆部９６においてｎ－型ダイオード領域２４を被覆する部分に形成されている。
厚膜部９８の幅ＷＴは、ｎ－型ダイオード領域２４の長さＬ３，Ｌ４以上（ＷＴ≧Ｌ３，Ｌ４）であってもよい。厚膜部９８によって、第２被覆部９６の上面には、窪み９７よりも上方に向かって突出した突出部９９が形成されている。
突出部９９の頂部は、ゲート電極層３３の上面よりも上方に位置している。突出部９９の頂部は、絶縁層３４の上面および第１被覆部９５の上面の間の領域に位置していてもよい。突出部９９の頂部は、絶縁層３４の上面に対してリセス部７１の底壁７３側に位置していてもよい。
図示はしないが、絶縁層３４には、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５を露出させる複数のコンタクト孔が選択的に形成されている。
ゲートパッド１２、ゲートフィンガー１３およびゲートライン６２は、それぞれ、絶縁層３４の上から対応するコンタクト孔（図示せず）に入り込んでいる。ゲートパッド１２、ゲートフィンガー１３およびゲートライン６２は、それぞれ、対応するコンタクト孔内において、ゲートパッド層６３、ゲートフィンガー層６４およびゲートライン層６５に電気的に接続されている。
ゲートパッド１２、ゲートフィンガー１３およびゲートライン６２は、それぞれ、ソース電極１１のように、電極層９１および電極層９２を含む積層構造を有していてもよい。
半導体装置６１において、前述の図１０および図１１に示されたように、複数の単位セル１５のアスペクト比Ｌ２／Ｌ１は、「１」以上「４」以下の範囲で調整されてもよい。単位セル１５に対するｎ－型ダイオード領域２４の面積比ＳＤ／ＳＣは、０．００５以上０．０１以下の範囲で調整されてもよい。
前記範囲のアスペクト比Ｌ２／Ｌ１および前記範囲の面積比ＳＤ／ＳＣの任意の組み合わせによれば、半導体装置１に対して述べたように、ＳＢＤ８の導通損失の低減を図ることができ、設計の自由度を高めることができる。
アスペクト比Ｌ２／Ｌ１が「１」以上「４」以下である複数の単位セル１５の具体的な構造は、図１０および図１１等において説明した通りであるので、説明を省略する。
以上、半導体装置６１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。
図２１Ａ～図２１Ｐは、図１５に示す半導体装置６１の製造方法の一例を説明するための断面図である。図２１Ａ～図２１Ｐは、図１８に対応する部分の断面図である。
図２１Ａを参照して、半導体層２が用意される。半導体層２は、ｎ＋型半導体基板２１を用意する工程と、ｎ＋型半導体基板２１の主面の上にｎ－型エピタキシャル層２２を形成する工程とを経て形成される。ｎ－型エピタキシャル層２２は、ｎ＋型半導体基板２１の主面からＳｉＣをエピタキシャル成長させることによって形成される。
次に、図２１Ｂを参照して、半導体層２の第１主面３の表層部にｐ型ウェル領域２５が形成される。ｐ型ウェル領域２５を形成する工程では、まず、半導体層２の第１主面３の上に、所定パターンを有するイオン注入マスク１０１が形成される。イオン注入マスク１０１は、ｐ型ウェル領域２５を形成すべき領域を露出させる複数の開口１０２を有している。
次に、イオン注入マスク１０１を介して、半導体層２の第１主面３の表層部にｐ型不純物が導入される。これにより、半導体層２の第１主面３の表層部にｐ型ウェル領域２５が形成される。ｐ型ウェル領域２５の形成工程後、イオン注入マスク１０１は除去される。
次に、図２１Ｃを参照して、ｐ型ウェル領域２５の表層部にｎ＋型ソース領域２６が形成される。ｎ＋型ソース領域２６を形成する工程では、まず、半導体層２の第１主面３の上に、所定パターンを有するイオン注入マスク１０３が形成される。イオン注入マスク１０３は、ｎ＋型ソース領域２６を形成すべき領域を露出させる複数の開口１０４を有している。
次に、イオン注入マスク１０３を介して、ｐ型ウェル領域２５の表層部にｎ型不純物が導入される。これにより、ｐ型ウェル領域２５の表層部にｎ＋型ソース領域２６が形成される。ｎ＋型ソース領域２６の形成工程後、イオン注入マスク１０３は除去される。
次に、図２１Ｄを参照して、ｐ型ウェル領域２５の表層部にｐ＋型コンタクト領域２７が形成される。ｐ＋型コンタクト領域２７を形成する工程では、まず、半導体層２の第１主面３の上に、所定パターンを有するイオン注入マスク１０５が形成される。イオン注入マスク１０５は、ｐ＋型コンタクト領域２７を形成すべき領域を露出させる複数の開口１０６を有している。
次に、イオン注入マスク１０５を介して、ｐ型ウェル領域２５の表層部にｐ型不純物が導入される。これにより、ｐ型ウェル領域２５の表層部にｐ＋型コンタクト領域２７が形成される。ｐ＋型コンタクト領域２７の形成工程後、イオン注入マスク１０５は除去される。
ｐ型ウェル領域２５の形成工程（図２１Ｂ参照）、ｎ＋型ソース領域２６の形成工程（図２１Ｃ参照）およびｐ＋型コンタクト領域２７の形成工程（図２１Ｃ参照）の順序は任意であり、前記順序に限定されない。
次に、図２１Ｅを参照して、半導体層２の第１主面３の上に、ゲート絶縁層３２のベースとなるベース絶縁層１０７が形成される。ベース絶縁層１０７は、熱酸化処理法またはＣＶＤ（Chemical Vapor Deposition）法によって形成されてもよい。ベース絶縁層１０７は、酸化シリコンを含んでいてもよい。
次に、ベース絶縁層１０７の上にゲート電極層３３のベースとなるベース電極層１０８が形成される。ベース電極層１０８は、ＣＶＤ法によって形成されてもよい。ベース電極層１０８は、ポリシリコンを含んでいてもよい。
次に、ベース電極層１０８の上に上面絶縁層７９のベースとなる上面ベース絶縁層１０９が形成される。上面ベース絶縁層１０９は、ＣＶＤ法によって形成されてもよい。上面ベース絶縁層１０９は、窒化シリコンを含んでいてもよい。
次に、図２１Ｆを参照して、所定パターンを有するレジストマスク１１０が、上面ベース絶縁層１０９の上に形成される。レジストマスク１１０は、ゲート電極層３３を形成すべき領域を選択的に被覆している。
次に、図２１Ｇを参照して、上面ベース絶縁層１０９の不要およびベース電極層１０８の不要な部分が除去される。上面ベース絶縁層１０９の不要およびベース電極層１０８の不要な部分は、レジストマスク１１０を介するエッチング法によって除去されてもよい。エッチング法は、ＲＩＥ（Reactive Ion Etching）法等のドライエッチング法であってもよい。これにより、ゲート電極層３３および上面絶縁層７９が形成される。
次に、図２１Ｈを参照して、上面ベース絶縁層１０９の不要な部分が除去される。上面ベース絶縁層１０９の不要な部分は、レジストマスク１１０を介するエッチング法によって除去されてもよい。エッチング法は、ＲＩＥ法等のドライエッチング法であってもよい。これにより、ゲート絶縁層３２が形成される。
次に、図２１Ｉを参照して、ゲート絶縁層３２から露出する半導体層２の第１主面３の表層部が選択的に除去される。半導体層２の第１主面３の不要な部分は、レジストマスク１１０を介するエッチング法によって除去されてもよい。エッチング法は、ＲＩＥ法等のドライエッチング法であってもよい。
半導体層２の第１主面３の不要な部分は、ｎ＋型ソース領域２６においてｎ型不純物濃度がピーク値（極大値）となる領域が露出するまで除去されてもよい。半導体層２の第１主面３の不要な部分は、ｐ＋型コンタクト領域２７においてｎ型不純物濃度がピーク値（極大値）となる領域が露出するまで除去されてもよい。
この工程では、半導体層２の第１主面３の表層部においてゲート電極層３３の直下に位置する領域がゲート絶縁層３２と共に除去される。これにより、リセス部７１が形成されると同時に、本体部７６および張り出し部７７を含むゲート電極層３３がゲート絶縁層３２の上に形成される。
また、この工程では、ドライエッチングによる作用によって、リセス部７１の底壁７３の面粗さＺｒが、半導体層２の第１主面３の面粗さＺｓ以上になる（Ｚｒ≧Ｚｓ）。
リセス部７１の構造およびゲート電極層３３の構造については、前述した通りであるので、具体的な説明は省略する。リセス部７１が形成された後、レジストマスク１１０は除去される。
次に、図２１Ｊを参照して、半導体層２の第１主面３の上に、絶縁膜８１が形成される。絶縁膜８１は、ＣＶＤ法によって形成されてもよい。絶縁膜８１は、ＵＳＧ（Undoped Silica Glass）を含んでいてもよい。絶縁膜８１は、ゲート電極層３３の張り出し部７７およびリセス部７１の底壁７３の間の空間を埋めて、ゲート電極層３３を被覆するように形成される。
次に、図２１Ｋを参照して、絶縁膜８１の上に、絶縁膜８２が形成される。絶縁膜８２は、ＣＶＤ法によって形成されてもよい。絶縁膜８２は、絶縁膜８１の絶縁材料とは異なる性質の絶縁材料を含む。絶縁膜８２は、ＰＳＧ（Phosphosilicate Glass）を含んでいてもよい。絶縁膜８１および絶縁膜８２によって、絶縁層３４が形成される。
次に、図２１Ｌを参照して、所定パターンを有するレジストマスク１１１が、絶縁膜８２の上に形成される。レジストマスク１１１は、ゲート電極１０用のコンタクト孔（図示せず）やソース電極１１用のコンタクト孔３５を形成すべき領域を選択的に露出させている。
次に、図２１Ｍを参照して、絶縁膜８２の不要な部分および絶縁膜８１の不要な部分が除去される。絶縁膜８２の不要な部分および絶縁膜８１の不要な部分は、レジストマスク１１１を介するエッチング法によって除去される。
エッチング法は、ＲＩＥ法等のドライエッチング法であってもよい。これにより、ゲート電極１０用のコンタクト孔（図示せず）やソース電極１１用のコンタクト孔３５が形成される。
次に、図２１Ｎを参照して、絶縁膜８１および絶縁膜８２に対して熱処理法が実施される。これにより、絶縁膜８１および絶縁膜８２の成膜性および強度が高められる。
また、これと同時に、絶縁膜８１の角部および絶縁膜８２の角部が丸められる。絶縁膜８１および絶縁膜８２の具体的な形状については、前述した通りであるので、具体的な説明は省略する。
次に、図２１Ｏを参照して、半導体層２の第１主面３の上に、ゲート電極１０およびソース電極１１のベースとなる電極層９１が形成される。電極層９１を形成する工程では、まず、Ｔｉを含む第１バリア電極膜９３が形成される（図１９も併せて参照）。
第１バリア電極膜９３は、スパッタ法によって形成されてもよい。第１バリア電極膜９３は、半導体層２の第１主面３（リセス部７１の底壁７３）や、絶縁層３４の外面に沿って膜状に形成される。
次に、ＴｉＮを含む第２バリア電極膜９４が、第１バリア電極膜９３の上に形成される（図１９も併せて参照）。第２バリア電極膜９４は、スパッタ法によって形成されてもよい。第２バリア電極膜９４は、第１バリア電極膜９３の表面に沿って膜状に形成される。
次に、図２１Ｐを参照して、電極層９１の上に、ゲート電極１０およびソース電極１１のベースとなる電極層９２が形成される。電極層９２は、アルミニウムを含んでいてもよい。電極層９２は、電界めっき法（より具体的には電界アルミニウムめっき法）によって形成されてもよい。
次に、電極層９１および電極層９２が、ゲート電極１０およびソース電極１１となるように一括してパターニングされる。その後、半導体層２の第２主面４にドレイン電極２３が形成される。以上を含む工程を経て、半導体装置６１が形成される。
図２２は、図１９に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置１２１の断面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２２を参照して、ｐ＋型コンタクト領域２７は、半導体装置１と同様に、第１領域２９および第２領域３０を含む。ｐ＋型コンタクト領域２７の第１領域２９は、ｐ型ウェル領域２５内に形成されている。ｐ＋型コンタクト領域２７の第２領域３０は、第１領域２９からｎ－型ダイオード領域２４内に引き出されている。
ｎ－型ダイオード領域２４は、この形態では、ｐ＋型コンタクト領域２７の第２領域３０によって区画されている。したがって、ｎ－型ダイオード領域２４の一辺の長さＬ３，Ｌ４は、この形態では、ｐ＋型コンタクト領域２７の第２領域３０によって取り囲まれた領域の寸法となる。
ｐ＋型コンタクト領域２７の第２領域３０は、ｐ型ウェル領域２５およびｎ－型ダイオード領域２４の境界領域を横切っている。ｐ＋型コンタクト領域２７の第２領域３０は、ｎ－型ダイオード領域２４との間でｐｎ接合部を形成している。このｐｎ接合部により、ｐ＋型コンタクト領域２７をアノードとし、ｎ－型ダイオード領域２４（ドレイン電極２３）をカソードとする第２ダイオード３１が形成されている。
各単位セル１５のＪＢＳ構造は、この形態では、ｎ－型ダイオード領域２４およびｐ型ウェル領域２５の間に形成された第１ｐｎ接合部に加えて、ｎ－型ダイオード領域２４およびｐ＋型コンタクト領域２７の第２領域３０の間に形成された第２ｐｎ接合部を含む。
以上、半導体装置１２１によれば、単位セル１５は、第１ｐｎ接合部および第２ｐｎ接合部を含むＪＢＳ構造を有している。したがって、第１ｐｎ接合部から拡がる第１空乏層によって、ｎ－型ダイオード領域２４における電流の集中や電界の集中を抑制できる。また、第２ｐｎ接合部から拡がる第２空乏層によっても、ｎ－型ダイオード領域２４における電流の集中や電界の集中を抑制できる。
とりわけ、第２ｐｎ接合部は、ｎ－型ダイオード領域２４およびｐ＋型コンタクト領域２７の第２領域３０の間の境界領域に形成されている。これにより、第２ｐｎ接合部から第２空乏層を確実に拡げることができる。その結果、ｎ－型ダイオード領域２４における電流の集中や電界の集中を適切に抑制できる。
図２３は、デバイス形成領域６の一部を示す平面図であって、本発明の第６実施形態に係る半導体装置１３１の平面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２３に示されるように、複数の単位セル１５は、この形態では、アスペクト比Ｌ２／Ｌ１が比較的大きい複数の単位セル１５Ａおよびアスペクト比Ｌ２／Ｌ１が比較的小さい複数の単位セル１５Ｂを含む。
複数の単位セル１５Ａは、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って帯状に延びていることが好ましい。複数の単位セル１５Ａのアスペクト比Ｌ２／Ｌ１は、「２」である。つまり、図１１に示された単位セル１５が、複数の単位セル１５Ａとして適用されている。
このような構造によれば、単位セル１５Ａに対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。複数の単位セル１５Ａは、平面視において行列状の配列に代えて平面視において千鳥状の配列で形成されている。
複数の単位セル１５Ｂのアスペクト比Ｌ２／Ｌ１は、「２」未満である。複数の単位セル１５Ｂは、デバイス形成領域６の周縁に沿って形成されている。複数の単位セル１５Ｂは、デバイス形成領域６の周縁と複数の単位セル１５Ａとによって区画された領域に形成されていてもよい。
以上、半導体装置１３１によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。また、デバイス形成領域６の周縁と複数の単位セル１５Ａとによって区画された領域に複数の単位セル１５Ｂが形成されている。これにより、デバイス形成領域６内に、無駄なく複数の単位セル１５Ａ，１５Ｂを形成できるので、電流経路を適切に増加させることができる。
図２４は、デバイス形成領域６の一部を示す平面図であって、本発明の第７実施形態に係る半導体装置１４１の平面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２４に示されるように、複数の単位セル１５は、第２方向Ｙ、つまり、＜１１－２０＞方向に沿って互いに接続されるように配列されている。これにより、複数（２つ以上）の単位セル１５は、第２方向Ｙに沿って帯状に延びる一つのライン状セル５３を形成している。
ライン状セル５３は、第１方向Ｘに沿って間隔を空けて複数配列されていてもよい。図１４では、図１１に示されたアスペクト比Ｌ２／Ｌ１が「２」である単位セル１５が適用された構造が示されている。このような構造によれば、ライン状セル５３に対する局所的な電界集中を抑制できるから、半導体装置１の耐圧の低下を抑制する上で有効である。
第２方向Ｙに沿って互いに隣り合う複数のｎ－型ダイオード領域２４の間には、第２方向Ｙに沿って互いに隣接する一方および／または他方の単位セル１５のｐ型ウェル領域２５が介在している。各ライン状セル５３は、複数のｎ－型ダイオード領域２４が第２方向Ｙに沿って互いに間隔を空けて配列された構造を有している。
以上、半導体装置１４１によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。
図２５は、本発明の第８実施形態に係る半導体装置１５１の平面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２５を参照して、半導体装置１５１において、ゲート電極１０は、ゲートパッド１２、ゲートフィンガー１３および複数（この形態では４つ）のゲートライン６２Ａ，６２Ｂ，６２Ｃ，６２Ｄを含む。
ゲートパッド１２は、平面視において半導体層２の第１主面３の中央部に形成されている。ゲートパッド１２は、この形態では、平面視において半導体層２の側面５Ａ，５Ｂ，５Ｃ，５Ｄに平行な４つの側面１２Ａ，１２Ｂ，１２Ｃ，１２Ｄを有する四角形状に形成されている。
ゲートフィンガー１３は、外側領域７においてデバイス形成領域６の周縁に沿って延びる帯状に形成されている。ゲートフィンガー１３は、この形態では、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。ゲートフィンガー１３は、デバイス形成領域６を３方向から区画するように形成されていてもよい。
複数のゲートライン６２Ａ～６２Ｄは、いずれも、対応するゲートパッド１２の側面１２Ａ～１２Ｄから半導体層２の側面５Ａ～５Ｄに向けて引き出されている。複数のゲートライン６２Ａ～６２Ｄは、いずれも、半導体層２の側面５Ａ～５Ｄに向けて一直線に延びる帯状に形成されている。
複数のゲートライン６２Ａ～６２Ｄは、より具体的には、ゲートパッド１２の側面１２Ａから引き出されたゲートライン６２Ａ、ゲートパッド１２の側面１２Ｂから引き出されたゲートライン６２Ｂ、ゲートパッド１２の側面１２Ｃから引き出されたゲートライン６２Ｃ、および、ゲートパッド１２の側面１２Ｄから引き出されたゲートライン６２Ｄを含む。
複数のゲートライン６２Ａ～６２Ｄのうちのゲートライン６２Ａは、この形態では、ゲートフィンガー１３に接続されている。これにより、平面視においてデバイス形成領域６には、ゲート電極１０の内縁によってＣ字状の領域が区画されている。
ソース電極１１は、ゲート電極１０の内縁によって区画されたＣ字状の領域に形成されている。ソース電極１１は、この形態では、ゲート電極１０の内縁に沿うＣ字状に形成されている。
図２６は、図２５からゲート電極１０およびソース電極１１を取り除いた平面図であって、半導体層２の第１主面３の上の構造を説明するための図である。
半導体層２の第１主面３の上には、ゲートパッド層６３、ゲートフィンガー層６４および複数（この形態では４つ）のゲートライン層６５Ａ，６５Ｂ，６５Ｃ，６５Ｄが形成されている。
ゲートパッド層６３は、ゲートパッド１２の直下の領域に形成されている。ゲートパッド層６３は、ゲートパッド１２に電気的に接続されている。図示はしないが、ゲートパッド１２は、絶縁層３４に形成されたコンタクト孔を介してゲートパッド層６３に電気的に接続されている。
ゲートパッド層６３は、平面視において半導体層２の第１主面３の中央部に形成されている。ゲートパッド層６３は、この形態では、平面視において半導体層２の側面５Ａ～５Ｄに平行な４つの側面６３Ａ，６３Ｂ，６３Ｃ，６３Ｄを有する四角形状に設定されている。
ゲートフィンガー層６４は、ゲートフィンガー１３の直下の領域に形成されている。ゲートフィンガー層６４は、ゲートフィンガー１３に電気的に接続されている。図示はしないが、ゲートフィンガー１３は、絶縁層３４に形成されたコンタクト孔を介してゲートフィンガー層６４に電気的に接続されている。
ゲートフィンガー層６４は、デバイス形成領域６の周縁に沿うようにゲートパッド層６３から帯状に引き出されている。ゲートフィンガー層６４は、この形態では、平面視においてデバイス形成領域６を取り囲む無端状（四角環状）に形成されている。ゲートフィンガー層６４は、デバイス形成領域６を３方向から区画するように形成されていてもよい。
複数のゲートライン層６５Ａ～６５Ｄは、複数のゲートライン６２Ａ～６２Ｄの直下の領域にそれぞれ形成されている。複数のゲートライン層６５Ａ～６５Ｄは、対応するゲートライン６２Ａ～６２Ｄに電気的に接続されている。図示はしないが、ゲートライン６２Ａ～６２Ｄは、絶縁層３４に形成されたコンタクト孔を介してゲートライン層６５Ａ～６５Ｄに電気的に接続されている。
複数のゲートライン層６５Ａ～６５Ｄは、いずれも、対応するゲートパッド層６３の側面６３Ａ～６３Ｄから半導体層２の側面５Ａ～５Ｄに向けて引き出されている。複数のゲートライン層６５Ａ～６５Ｄは、いずれも、半導体層２の側面５Ａ～５Ｄに向けて一直線に延びる帯状に形成されている。
複数のゲートライン層６５Ａ～６５Ｄは、より具体的には、ゲートパッド層６３の側面６３Ａから引き出されたゲートライン層６５Ａ、ゲートパッド層６３の側面６３Ｂから引き出されたゲートライン層６５Ｂ、ゲートパッド層６３の側面６３Ｃから引き出されたゲートライン層６５Ｃ、ゲートパッド層６３の側面６３Ｄから引き出されたゲートライン層６５Ｄを含む。
複数のゲートライン層６５Ａ～６５Ｄのうちのゲートライン層６５Ａは、この形態では、ゲートフィンガー層６４に接続されている。これにより、平面視においてデバイス形成領域６には、ゲート電極１０の内縁によってＣ字状の領域が区画されている。
ゲートパッド層６３、ゲートフィンガー層６４および複数のゲートライン層６５Ａ～６５Ｄによって区画されたＣ字状の領域には、ゲート電極層３３（プレーナゲート構造）が形成されている。
ゲート電極層３３は、平面視において格子状に形成されている。図２６では、ゲート電極層３３が格子状のラインによって示されている。ゲート電極層３３は、ゲートパッド層６３、ゲートフィンガー層６４および複数のゲートライン層６５Ａ～６５Ｄから引き出されている。
これにより、ゲート電極層３３は、ゲートパッド層６３、ゲートフィンガー層６４および複数のゲートライン層６５Ａ～６５Ｄを介して、ゲートパッド１２、ゲートフィンガー１３および複数のゲートライン６２Ａ～６２Ｄに電気的に接続されている。
以上、半導体装置１５１によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。
図２７は、図１８に対応する部分の断面図であって、本発明の第９実施形態に係る半導体装置１６１の断面図である。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２７を参照して、ソース電極１１は、この形態では、電極層９２の上にこの順に積層されたニッケル層１６２、金層１６３および半田層１６４を含む。金層１６３および半田層１６４の間の領域には、パラジウム層が介在されていてもよい。
図示はしないが、ゲート電極１０も、ソース電極１１と同様に、電極層９２の上にこの順に積層されたニッケル層１６２、金層１６３および半田層１６４を含む。また、金層１６３および半田層１６４の間の領域には、パラジウム層が介在されていてもよい。
以上、半導体装置１６１によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。
また、半導体装置１６１によれば、ゲート電極１０およびソース電極１１は、半田層１６４をそれぞれ含む。これにより、半導体層２の第１主面３を接続対象に対向させた姿勢で、半導体装置１６１を接続対象に実装できる。
図２８は、デバイス形成領域６の一部を示す平面図であって、本発明の第１０実施形態に係る半導体装置１７１の平面図である。図２８において、A-A線に沿う断面図は、図１８に示す断面図に対応している。以下では、半導体装置６１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。
図２８を参照して、単位セル１５は、この形態では、第２方向Ｙに沿って延びる有端の帯状に形成されている。この形態では、複数の単位セル１５が第１方向Ｘに沿って間隔を空けて形成されている。
これにより、複数の単位セル１５は、平面視においてストライプ状に形成されている。互いに隣り合う複数の単位セル１５の間の領域は、第２方向Ｙに沿って延びるライン部１７２によって区画されている。ライン部１７２は、半導体装置６１の第２ライン部１７に相当する（図１７も併せて参照）。
各単位セル１５は、半導体装置６１と同様に、ｎ－型ダイオード領域２４、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７を含む。ｎ－型ダイオード領域２４、ｐ型ウェル領域２５、ｎ＋型ソース領域２６およびｐ＋型コンタクト領域２７は、それぞれ、平面視において第２方向Ｙに沿って有端の帯状に延びている。
ｐ型ウェル領域２５は、この形態では、一方のｐ型ウェル領域２５Ａおよび他方のｐ型ウェル領域２５Ｂを含む。一方のｐ型ウェル領域２５Ａは、ｎ－型ダイオード領域２４の第１方向Ｘ側の一端部に沿って有端の帯状に延びている。
他方側のｐ型ウェル領域２５Ｂは、ｎ－型ダイオード領域２４の第１方向Ｘ側の他端部に沿って有端の帯状に延びている。ｎ－型ダイオード領域２４は、この形態では、一方のｐ型ウェル領域２５Ａおよび他方のｐ型ウェル領域２５Ｂによって区画されている。
ｎ＋型ソース領域２６は、各ｐ型ウェル領域２５の表層部に形成されている。ｎ＋型ソース領域２６は、ｐ型ウェル領域２５の内周縁および外周縁から間隔を空けて形成されている。ｎ＋型ソース領域２６は、平面視においてｐ型ウェル領域２５に沿って有端の帯状に延びている。
ｐ＋型コンタクト領域２７は、各ｐ型ウェル領域２５の表層部に形成されている。ｐ＋型コンタクト領域２７は、ｐ型ウェル領域２５の表層部においてｎ－型ダイオード領域２４およびｎ＋型ソース領域２６の間の領域に形成されている。ｐ＋型コンタクト領域２７は、この形態では、平面視においてｐ型ウェル領域２５に沿って有端の帯状に延びている。
以上、半導体装置１７１によっても、半導体装置６１に対して述べた効果と同様の効果を奏することができる。
半導体装置１７１では、耐圧等の電気的特性の調整を図るうえで、単位セル１５の第１方向Ｘに沿う幅を調整できる。一方、半導体装置６１では、電気的特性の調整を図るうえで単位セル１５の第１方向Ｘに沿う幅および第２方向Ｙに沿う幅の両方を細かく調整できる。したがって、半導体装置６１の設計の自由度の方が、半導体装置１７１の設計の自由度よりも高いといえる。
半導体装置１７１には、前述の半導体装置１２１の構造（図２２参照）が適用されてもよい。つまり、第１領域２９および第２領域３０を含むｐ＋型コンタクト領域２７が、半導体装置１７１に適用されてもよい。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
前述の各実施形態では、平面視において三角形状、六角形状、八角形状等の多角形状の単位セル１５が形成されていてもよい。また、前述の各実施形態では、平面視において円形状や楕円形状の単位セル１５が形成されていてもよい。
前述の各実施形態では、平面視において三角形状、六角形状、八角形状等の多角形状のｎ－型ダイオード領域２４が形成されていてもよい。また、前述の各実施形態では、平面視において円形状や楕円形状のｎ－型ダイオード領域２４が形成されていてもよい。
前述の各実施形態において、不純物領域１９は、半導体層２（ｎ－型エピタキシャル層２２）に選択的に導入された結晶欠陥（Crystal defects）を含む結晶欠陥領域を含んでいてもよい。結晶欠陥は、格子間原子や原子空孔等に代表される格子欠陥（Lattice defects）を含んでいてもよい。
結晶欠陥領域は、ｎ－型エピタキシャル層２２のｎ型不純物密度Ｎ１よりも高い結晶欠陥密度Ｎ２を有していてもよい（ｎ型不純物密度Ｎ１＜結晶欠陥密度Ｎ２）。
前述の各実施形態において、不純物領域１９は、高抵抗領域を含んでいてもよい。高抵抗領域は、半導体層２（ｎ－型エピタキシャル層２２）の比抵抗ρ１よりも高い比抵抗ρ２を有していてもよい（比抵抗ρ１＜比抵抗ρ２）。高抵抗領域は、半導体層２（ｎ－型エピタキシャル層２２）に選択的に導入された結晶欠陥（Crystal defects）を含む結晶欠陥領域によって形成されていてもよい。
前述の各実施形態において、交差部１８において不純物領域１９が形成されていない構造の半導体層２が採用されてもよい。
前述の各実施形態において、ワイドバンドギャップ半導体に代えてシリコン（Ｓｉ）からなるｎ＋型半導体基板２１が適用されてもよい。
前述の各実施形態において、ワイドバンドギャップ半導体に代えてシリコン（Ｓｉ）からなるｎ－型エピタキシャル層２２が適用されてもよい。
前述の各実施形態において、半導体層２は、ＦＺ法により製造されたｎ－型半導体基板を含んでいてもよい。この場合、ｎ－型半導体基板によって、前述のｎ－型エピタキシャル層２２に相当する高抵抗領域（ドリフト領域）が形成される。また、半導体層２の第２主面４に対するｎ型不純物の注入によって、前述のｎ＋型半導体基板に相当する低抵抗領域（ドレイン領域）が形成される。
前述の各実施形態において、第１方向Ｘおよび第２方向Ｙは、半導体層２の側面５Ａ～５Ｄに沿う方向に限定されるものではない。たとえば、前述の各実施形態において、第１方向Ｘおよび第２方向Ｙの関係が入れ替わってもよい。つまり、第１方向Ｘが＜１１－２０＞方向に設定され、第２方向Ｙが＜１１－２０＞方向に直交する方向に設定されていてもよい。
この場合、複数の単位セル１５は、＜１１－２０＞方向に沿って間隔を空けて配列されることが好ましい。また、単位セル１５が平面視において長方形状に形成される場合には、＜１１－２０＞方向に沿って延びる長方形状に形成されることが好ましい。
また、前述の各実施形態において第１方向Ｘおよび第２方向Ｙは、半導体層２の対角方向に沿う方向であってもよい。この場合も、複数の単位セル１５は、＜１１－２０＞方向に沿って間隔を空けて配列されることが好ましい。また、単位セル１５が平面視において長方形状に形成される場合には、＜１１－２０＞方向に沿って延びる長方形状に形成されることが好ましい。
前述の各実施形態において、プレーナゲート構造に代えて、トレンチゲート構造が採用されてもよい。トレンチゲート構造は、単位セル１５を区画するように前述の第１ライン部１６および第２ライン部１７に沿って形成されていてもよい。
トレンチゲート構造は、半導体層２の第１主面３の表層部に形成されたゲートトレンチに、ゲート絶縁層３２を挟んで埋め込まれたゲート電極層３３を含んでいてもよい。ゲートトレンチの側壁は、半導体層２の第１主面３に対して垂直に形成されていてもよい。ゲートトレンチは、開口面積が、底壁の面積よりも大きい断面視テーパ状に形成されていてもよい。
ゲート絶縁層３２は、ゲートトレンチ内において凹状の空間を区画するようにゲートトレンチの側壁および底壁に沿って形成されていてもよい。ゲート電極層３３は、ゲート絶縁層３２によって区画された凹状の空間に埋め込まれていてもよい。
ｎ－型エピタキシャル層２２の一部、ｐ型ウェル領域２５およびｎ＋型ソース領域２６は、ゲート絶縁層３２を挟んでゲート電極層３３に対向するように形成されていてもよい。この場合、ｐ型ウェル領域２５において、ｎ－型エピタキシャル層２２の一部およびｎ＋型ソース領域２６に挟まれた部分が、ＭＩＳＦＥＴ９のチャネルとなる。
このように、トレンチゲート構造が採用された構造によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
前述の各実施形態において、ｎ＋型半導体基板２１に代えてｐ＋型半導体基板が採用されてもよい。つまり、前述の各実施形態において、ＭＩＳＦＥＴ９に代えて絶縁ゲート型のトランジスタの一例であるＩＧＢＴ（Insulated Gate Bipolar Transistor）が形成されてもよい。
この場合、ＭＩＳＦＥＴ９の「ソース」が、ＩＧＢＴの「エミッタ」と読み替えられる。また、ＭＩＳＦＥＴ９の「ドレイン」が、ＩＧＢＴの「コレクタ」と読み替えられる。
この出願は、２０１７年１月２５日に日本国特許庁に提出された特願２０１７－０１１６０９号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
以下、この明細書および図面から抽出される特徴例が示される。
［Ａ１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記第１導電型領域と対向するゲート電極層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記第１導電型領域を被覆し、前記ダイオード領域との間でショットキー接合を形成し、前記第１導電型領域との間でオーミック接合を形成する第１主面電極と、を含む、半導体装置。
［Ａ２］前記ウェル領域は、前記ダイオード領域との間でｐｎ接合部を形成しており、前記単位セルは、前記ウェル領域および前記ダイオード領域の間に形成された前記ｐｎ接合部を含むＪＢＳ（Junction Barrier Schottky）構造を有している、Ａ１に記載の半導体装置。
［Ａ３］前記ウェル領域は、平面視において前記ダイオード領域を取り囲んでいる、Ａ１またはＡ２に記載の半導体装置。
［Ａ４］前記単位セルは、前記ウェル領域の表層部において前記ダイオード領域および前記第１導電型領域の間の領域に形成され、前記ウェル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、Ａ１～Ａ３のいずれか一つに記載の半導体装置。
［Ａ５］前記コンタクト領域は、前記ダイオード領域との間でｐｎ接合部を形成しており、前記単位セルは、前記コンタクト領域および前記ダイオード領域の間に形成された前記ｐｎ接合部を含むＪＢＳ（Junction Barrier Schottky）構造を有している、Ａ４に記載の半導体装置。
［Ａ６］前記単位セルが、前記半導体層の前記第１主面の表層部に複数形成されており、前記ゲート電極層は、各前記単位セルの前記ウェル領域の一部に対向している、Ａ１～Ａ５のいずれか一つに記載の半導体装置。
［Ａ７］前記複数の単位セルは、任意の第１方向および前記第１方向に交差する第２方向に沿って間隔を空けて配列されている、Ａ６に記載の半導体装置。
［Ａ８］前記複数の単位セルは、行列状に配列されている、Ａ７に記載の半導体装置。
［Ａ９］前記複数の単位セルは、千鳥状に配列されている、Ａ７に記載の半導体装置。
［Ａ１０］前記複数の単位セルは、任意の一方方向に互いに隣接して配列されることにより、一つのライン状セルを形成している、Ａ６に記載の半導体装置。
［Ａ１１］前記ライン状セルが、前記一方方向に交差する交差方向に沿って間隔を空けて複数配列されている、Ａ１０に記載の半導体装置。
［Ａ１２］前記単位セルは、平面視において四角形状に形成されている、Ａ１～Ａ１１のいずれか一つに記載の半導体装置。
［Ａ１３］前記単位セルは、平面視において長方形状に形成されている、Ａ１～Ａ１２のいずれか一つに記載の半導体装置。
［Ａ１４］前記単位セルは、互いに交差する方向に沿って延びる第１辺および第２辺を有し、前記第１辺の長さに対する前記第２辺の長さの比で定義される前記単位セルのアスペクト比が、１以上４以下である、Ａ１～Ａ１３のいずれか一つに記載の半導体装置。
［Ａ１５］前記単位セルの平面面積に対する前記ダイオード領域の平面面積の比が、０．００５以上０．０１以下である、Ａ１～Ａ１４のいずれか一つに記載の半導体装置。
［Ａ１６］前記半導体層は、半導体基板、および、前記半導体基板の上に形成されたエピタキシャル層を含み、前記半導体層の前記第１主面は、前記エピタキシャル層により形成されており、前記半導体層の前記第２主面は、前記半導体基板により形成されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置。
［Ａ１７］前記エピタキシャル層は、５μｍ以上の厚さを有している、Ａ１６に記載の半導体装置。
［Ａ１８］前記エピタキシャル層は、２０μｍ以上の厚さを有している、Ａ１６またはＡ１７に記載の半導体装置。
［Ａ１９］前記半導体層には、デバイス形成領域、および、前記デバイス形成領域の外側の領域である外側領域が設定されており、前記単位セルは、前記デバイス形成領域に形成されており、前記半導体層の平面面積に対する前記デバイス形成領域の平面面積の比が、７０％以上である、Ａ１～Ａ１８のいずれか一つに記載の半導体装置。
［Ａ２０］前記半導体層の前記第２主面を被覆し、前記半導体層との間でオーミック接合を形成する第２主面電極をさらに含む、Ａ１～Ａ１９のいずれか一つに記載の半導体装置。
［Ｂ１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記第１導電型領域と対向し、前記第１導電型領域の上に位置する側壁を有するゲート電極層と、前記ゲート電極層を被覆する絶縁層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記第１導電型領域に電気的に接続された第１主面電極であって、前記ダイオード領域との間でショットキー接合を形成する前記第１主面電極と、を含み、前記半導体層の前記第１主面は、前記ゲート電極層の側方に位置する領域において前記第１導電型領域の少なくとも一部を露出させるように前記第２主面側に向けて窪んだリセス部を含み、前記絶縁層は、前記ゲート電極層の前記側壁から前記リセス部に沿って延びるように前記リセス部を被覆する第１部分、および、前記ゲート電極層の前記側壁に沿って延びるように前記ゲート電極層の前記側壁を被覆する第２部分を含み、前記半導体層の前記第１主面に平行な平行方向に沿う前記第１部分の厚さは、前記平行方向に沿う前記第２部分の厚さよりも大きい、半導体装置。
［Ｂ２］前記ウェル領域は、前記ダイオード領域との間でｐｎ接合部を形成しており、前記単位セルは、前記ウェル領域および前記ダイオード領域の間に形成された前記ｐｎ接合部を含むＪＢＳ（Junction Barrier Schottky）構造を有している、Ｂ１に記載の半導体装置。
［Ｂ３］前記ウェル領域は、平面視において前記ダイオード領域を取り囲んでいる、Ｂ１またはＢ２に記載の半導体装置。
［Ｂ４］前記単位セルは、前記ウェル領域の表層部において前記ダイオード領域および前記第１導電型領域の間の領域に形成され、前記ウェル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、Ｂ１～Ｂ３のいずれか一項に記載の半導体装置。
［Ｂ５］前記コンタクト領域は、前記ダイオード領域との間でｐｎ接合部を形成しており、前記単位セルは、前記コンタクト領域および前記ダイオード領域の間に形成された前記ｐｎ接合部を含むＪＢＳ（Junction Barrier Schottky）構造を有している、Ｂ４に記載の半導体装置。
［Ｂ６］前記単位セルが、前記半導体層の前記第１主面の表層部に複数形成されており、前記ゲート電極層は、各前記単位セルの前記ウェル領域の一部に対向している、Ｂ１～Ｂ５のいずれか一つに記載の半導体装置。
［Ｂ７］前記複数の単位セルは、任意の第１方向および前記第１方向に交差する第２方向に沿って間隔を空けて配列されている、Ｂ６に記載の半導体装置。
［Ｂ８］前記複数の単位セルは、行列状に配列されている、Ｂ７に記載の半導体装置。
［Ｂ９］前記複数の単位セルは、千鳥状に配列されている、Ｂ７に記載の半導体装置。
［Ｂ１０］前記複数の単位セルは、任意の一方方向に互いに隣接して配列されることにより、一つのライン状セルを形成している、Ｂ６に記載の半導体装置。
［Ｂ１１］前記ライン状セルが、前記一方方向に交差する交差方向に沿って間隔を空けて複数配列されている、Ｂ１０に記載の半導体装置。
［Ｂ１２］前記単位セルは、平面視において四角形状に形成されている、Ｂ１～Ｂ１１のいずれか一項に記載の半導体装置。
［Ｂ１３］前記単位セルは、平面視において長方形状に形成されている、Ｂ１～Ｂ１２のいずれか一項に記載の半導体装置。
［Ｂ１４］前記単位セルは、互いに交差する方向に沿って延びる第１辺および第２辺を有し、前記第１辺の長さに対する前記第２辺の長さの比で定義される前記単位セルのアスペクト比が、１以上４以下である、Ｂ１～Ｂ１３のいずれか一つに記載の半導体装置。
［Ｂ１５］前記単位セルの平面面積に対する前記ダイオード領域の平面面積の比が、０．００５以上０．０１以下である、Ｂ１～Ｂ１４のいずれか一つに記載の半導体装置。
［Ｂ１６］前記半導体層は、半導体基板、および、前記半導体基板の上に形成されたエピタキシャル層を含み、前記半導体層の前記第１主面は、前記エピタキシャル層により形成されており、前記半導体層の前記第２主面は、前記半導体基板により形成されている、Ｂ１～Ｂ１５のいずれか一つに記載の半導体装置。
［Ｂ１７］前記エピタキシャル層は、５μｍ以上の厚さを有している、Ｂ１６に記載の半導体装置。
［Ｂ１８］前記エピタキシャル層は、２０μｍ以上の厚さを有している、Ｂ１６またはＢ１７に記載の半導体装置。
［Ｂ１９］前記半導体層には、デバイス形成領域、および、前記デバイス形成領域の外側の領域である外側領域が設定されており、前記単位セルは、前記デバイス形成領域に形成されており、前記半導体層の平面面積に対する前記デバイス形成領域の平面面積の比が、７０％以上である、Ｂ１～Ｂ１８のいずれか一つに記載の半導体装置。
［Ｂ２０］前記半導体層の前記第２主面を被覆し、前記半導体層との間でオーミック接合を形成する第２主面電極をさらに含む、Ｂ１～Ｂ１９のいずれか一つに記載の半導体装置。
［Ｃ１］一方側の第１主面および他方側の第２主面を有する半導体層と、前記半導体層の前記第１主面の表層部に形成された第１導電型のダイオード領域、前記半導体層の前記第１主面の表層部において前記ダイオード領域の周縁に沿って形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型の不純物領域を含む単位セルと、ゲート絶縁層を挟んで前記ウェル領域および前記不純物領域と対向し、前記不純物領域の上に位置する側壁を有するゲート電極層と、前記ゲート電極層を被覆する絶縁層と、前記半導体層の前記第１主面の上において前記ダイオード領域および前記不純物領域に電気的に接続された第１主面電極であって、前記ダイオード領域との間でショットキー接合を形成する前記第１主面電極と、を含み、前記半導体層の前記第１主面は、前記ゲート電極層の側方に位置する領域において前記不純物領域の少なくとも一部を露出させるように前記第２主面側に向けて窪んだリセス部を含み、前記絶縁層は、前記ゲート電極層の前記側壁から前記第１主面に沿う水平方向に延出し、前記リセス部を被覆する部分を有する第１部分、および、前記ゲート電極層の前記側壁に沿って延びるように前記第１部分の上部に形成され、前記ゲート電極層の前記側壁を被覆する第２部分を含み、前記ゲート電極層の前記側壁を基準とする前記水平方向に係る前記第１部分の距離（長さ）は、前記ゲート電極層の前記側壁を基準とする前記水平方向に係る前記第２部分の距離（長さ）よりも大きい、半導体装置。
［Ｃ２］前記第１部分は、前記ゲート絶縁層よりも厚い、Ｃ１に記載の半導体装置。
［Ｃ３］前記第１部分は、前記ゲート電極層の上端部よりも前記第１主面側の領域で前記ゲート電極層の前記側壁から前記水平方向に延出している、Ｃ１またはＣ２に記載の半導体装置。
［Ｃ４］前記ウェル領域は、前記ダイオード領域とｐｎ接合部を形成している、Ｃ１～Ｃ３のいずれか一つに記載の半導体装置。
［Ｃ５］前記ウェル領域は、平面視において前記ダイオード領域を取り囲んでいる、Ｃ１～Ｃ４のいずれか一つに記載の半導体装置。
［Ｃ６］前記単位セルは、前記ウェル領域の表層部において前記ダイオード領域および前記不純物領域の間の領域に形成され、前記ウェル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、Ｃ１～Ｃ５のいずれか一つに記載の半導体装置。
［Ｃ７］前記コンタクト領域は、前記ダイオード領域とｐｎ接合部を形成している、Ｃ６に記載の半導体装置。
［Ｃ８］複数の前記単位セルが、前記半導体層の前記第１主面の表層部に形成されており、前記ゲート電極層は、各前記単位セルの前記ウェル領域の一部に対向している、Ｃ１～Ｃ７のいずれか一つに記載の半導体装置。
［Ｃ９］複数の前記単位セルは、任意の第１方向および前記第１方向に交差する第２方向に間隔を空けて配列されている、Ｃ８に記載の半導体装置。
［Ｃ１０］複数の前記単位セルは、行列状または千鳥状に配列されている、Ｃ９に記載の半導体装置。
［Ｃ１１］複数の前記単位セルは、任意の一方方向に互いに隣接して配列されることにより、一つのライン状セルを形成している、Ｃ８に記載の半導体装置。
［Ｃ１２］前記ライン状セルが、前記一方方向に交差する交差方向に間隔を空けて複数配列されている、Ｃ１１に記載の半導体装置。
［Ｃ１３］前記単位セルは、平面視において四角形状に形成されている、Ｃ１～Ｃ１２のいずれか一つに記載の半導体装置。
［Ｃ１４］前記単位セルは、互いに交差する方向に延びる第１辺および第２辺を有し、前記第１辺の長さに対する前記第２辺の長さの比で定義される前記単位セルのアスペクト比が、１以上４以下である、Ｃ１～Ｃ１３のいずれか一つに記載の半導体装置。
［Ｃ１５］前記単位セルの平面面積に対する前記ダイオード領域の平面面積の比が、０．００５以上０．０１以下である、Ｃ１～Ｃ１４のいずれか一つに記載の半導体装置。
［Ｃ１６］前記半導体層は、半導体基板およびエピタキシャル層を含む積層構造を有し、前記第１主面は、前記エピタキシャル層によって形成されており、前記第２主面は、前記半導体基板によって形成されている、Ｃ１～Ｃ１５のいずれか一つに記載の半導体装置。
［Ｃ１７］前記エピタキシャル層は、５μｍ以上の厚さを有している、Ｃ１６に記載の半導体装置。
［Ｃ１８］前記エピタキシャル層は、前記半導体基板の不純物濃度未満の不純物濃度を有している、Ｃ１６またはＣ１７に記載の半導体装置。
［Ｃ１９］前記半導体層に設定されたデバイス領域と、前記半導体層において前記デバイス領域外に設定された外側領域と、をさらに含み、前記単位セルは、前記デバイス領域に形成されている、Ｃ１～Ｃ１８のいずれか一つに記載の半導体装置。
［Ｃ２０］前記半導体層の前記第２主面を被覆し、前記半導体層とオーミック接合を形成する第２主面電極をさらに含む、Ｃ１～Ｃ１９のいずれか一つに記載の半導体装置。
１ 半導体装置
２ 半導体層
３ 半導体層の第１主面
４ 半導体層の第２主面
６ デバイス形成領域
７ 外側領域
８ ＳＢＤ
９ ＭＩＳＦＥＴ
１１ ソース電極（主面電極）
１５ 単位セル
２１ ｎ＋型半導体基板
２２ ｎ－型エピタキシャル層
２４ ｎ－型ダイオード領域
２５ ｐ型ウェル領域
２６ ｎ＋型ソース領域（第１導電型領域）
２７ ｐ＋型コンタクト領域
３２ ゲート絶縁層
３３ ゲート電極層
５１ 半導体装置
５２ 半導体装置
６０ ライン状セル
６１ 半導体装置
１２１ 半導体装置
１３１ 半導体装置
１４１ 半導体装置
１５１ 半導体装置
１６１ 半導体装置
Ｌ１ 単位セルの長さ
Ｌ２ 単位セルの長さ
ＳＥ 半導体層の第１主面の平面面積
ＳＦ デバイス形成領域の平面面積
ＳＣ 単位セルの平面面積
ＳＤ ｎ－型ダイオード領域の平面面積

Claims (20)

  1. 一方側の第１主面および他方側の第２主面を有する半導体層と、
    前記第１主面の表層部に形成された第１導電型のダイオード領域、前記ダイオード領域の周縁に沿って前記第１主面の表層部に形成された第２導電型のウェル領域、および、前記ウェル領域の表層部に形成された第１導電型の不純物領域を含む単位セルと、
    ゲート絶縁層を挟んで前記ウェル領域および前記不純物領域と対向し、前記不純物領域の上に位置するゲート側壁を有するゲート電極と、
    前記ゲート電極を被覆する絶縁層と、
    前記第１主面の上で前記不純物領域に電気的に接続され、前記ダイオード領域とショットキー接合を形成する第１主面電極と、を含み、
    前記ゲート電極の側方において、前記第１主面のうち前記不純物領域が形成された部分は、前記第２主面側に向けて窪んだリセス部を含み、
    前記絶縁層は、前記ゲート側壁から前記第１主面に沿う水平方向に延出し、前記リセス部の上方を覆う部分を有する第１部分、および、前記第１部分の上部で前記ゲート側壁に沿って延びる第２部分を含み、
    前記ゲート側壁を基準とする前記第１部分の前記水平方向の距離（長さ）は、前記ゲート側壁を基準とする前記第２部分の前記水平方向の距離（長さ）よりも大きい、半導体装置。
  2. 前記第１部分は、前記ゲート絶縁層よりも厚い、請求項１に記載の半導体装置。
  3. 前記第１部分は、前記ゲート電極の上端部よりも前記第１主面側の領域で前記ゲート側壁から前記水平方向に延出している、請求項１または２に記載の半導体装置。
  4. 前記ウェル領域は、前記ダイオード領域とｐｎ接合部を形成している、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記ウェル領域は、平面視において前記ダイオード領域を取り囲んでいる、請求項１～４のいずれか一項に記載の半導体装置。
  6. 前記単位セルは、前記ウェル領域の表層部において前記ダイオード領域および前記不純物領域の間の領域に形成され、前記ウェル領域の第２導電型不純物濃度よりも高い第２導電型不純物濃度を有する第２導電型のコンタクト領域を含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 前記コンタクト領域は、前記ダイオード領域とｐｎ接合部を形成している、請求項６に記載の半導体装置。
  8. 複数の前記単位セルが、前記半導体層の前記第１主面の表層部に形成されており、
    前記ゲート電極は、各前記単位セルの前記ウェル領域の一部に対向している、請求項１～７のいずれか一項に記載の半導体装置。
  9. 複数の前記単位セルは、任意の第１方向および前記第１方向に交差する第２方向に間隔を空けて配列されている、請求項８に記載の半導体装置。
  10. 複数の前記単位セルは、行列状または千鳥状に配列されている、請求項９に記載の半導体装置。
  11. 複数の前記単位セルは、一つのライン状セルとして任意の一方方向に互いに隣接して配列されている、請求項８に記載の半導体装置。
  12. 前記ライン状セルが、前記一方方向に交差する交差方向に間隔を空けて複数配列されている、請求項１１に記載の半導体装置。
  13. 前記単位セルは、平面視において四角形状に形成されている、請求項１～１２のいずれか一項に記載の半導体装置。
  14. 前記単位セルは、互いに交差する方向に延びる第１辺および第２辺を有し、
    前記第１辺の長さに対する前記第２辺の長さの比で定義される前記単位セルのアスペクト比が、１以上４以下である、請求項１～１３のいずれか一項に記載の半導体装置。
  15. 前記単位セルの平面面積に対する前記ダイオード領域の平面面積の比が、０．００５以上０．０１以下である、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 前記半導体層は、前記第２主面側の半導体基板および前記第１主面側のエピタキシャル層を含む積層構造を有している、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 前記エピタキシャル層は、５μｍ以上の厚さを有している、請求項１６に記載の半導体装置。
  18. 前記エピタキシャル層は、前記半導体基板の不純物濃度未満の不純物濃度を有している、請求項１６または１７に記載の半導体装置。
  19. 前記半導体層に設定されたデバイス領域と、
    前記半導体層において前記デバイス領域外に設定された外側領域と、をさらに含み、
    前記単位セルは、前記デバイス領域に形成されている、請求項１～１８のいずれか一項に記載の半導体装置。
  20. 前記第２主面を被覆する第２主面電極をさらに含む、請求項１～１９のいずれか一項に記載の半導体装置。
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