JP6152860B2 - 半導体装置 - Google Patents

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Description

本明細書が開示する技術は、半導体装置に関する。
特許文献１には、半導体基板と、半導体基板上に固定された温度検出ダイオードを有する半導体装置が開示されている。半導体基板には、スイッチング素子が形成されている。温度検出ダイオードは、ｐ型半導体層とｎ型半導体層を有している。ｐ型半導体層とｎ型半導体層は、半導体基板の表面に平行な方向（以下、平面方向という）に隣接している。温度検出ダイオードの順方向降下電圧は、温度によって変化する。したがって、温度検出ダイオードの順方向降下電圧を検出することで、半導体基板の温度を検出することができる。この半導体装置では、温度検出ダイオードの順方向降下電圧に応じてスイッチング素子を制御する。これによって、半導体基板の温度に応じてスイッチング素子を制御することが可能とされている。
特開平７−１５３９２０号公報
半導体基板が温度上昇すると、半導体基板が熱膨張する。このため、半導体基板上に固定されている温度検出ダイオードの内部に応力が発生する。すなわち、温度検出ダイオードのｐ型半導体層及びｎ型半導体層内に応力が発生する。このように、温度検出ダイオードのｐ型半導体層及びｎ型半導体層に応力が加わると、ピエゾ抵抗効果によってｐ型半導体層及びｎ型半導体層の電気抵抗が変化する。特に、応力が加わっている方向における電気抵抗は、応力が加わっている方向と交差する方向における電気抵抗よりも大きく変化する。半導体基板は主に平面方向に熱膨張するので、ｐ型半導体層及びｎ型半導体層には主に平面方向に応力が加わる。したがって、ｐ型半導体層及びｎ型半導体層の平面方向における電気抵抗は、ピエゾ抵抗効果によって大きく変化する。
上述したように、特許文献１の半導体装置では、温度検出ダイオードのｐ型半導体層とｎ型半導体層が、半導体基板の平面方向に隣接している。したがって、電流が、温度検出ダイオード内を平面方向に流れる。すなわち、温度検出ダイオード内を電流が流れる方向において、ピエゾ抵抗効果によってｐ型半導体層とｎ型半導体層の電気抵抗が大きく変化する。このようにピエゾ抵抗効果によって温度検出ダイオードの電気抵抗が大きく変化すると、温度と温度検出ダイオードの順方向降下電圧との相関関係にずれが生じる。このため、従来の温度検出ダイオードでは、温度の検出精度が低かった。したがって、本明細書では、より高い精度で半導体基板の温度を検出することが可能な温度検出ダイオードを有する半導体装置を提供する。
本明細書が開示する半導体装置は、半導体基板と、前記半導体基板上に固定されている温度検出ダイオードを有している。前記温度検出ダイオードは、アノード電極と、前記アノード電極に接するｐ型半導体層と、前記ｐ型半導体層に接するｎ型半導体層と、前記ｎ型半導体層に接するカソード電極を有している。前記アノード電極と、前記ｐ型半導体層と、前記ｎ型半導体層と、前記カソード電極が、前記半導体基板の厚み方向に積層されている。前記アノード電極と前記カソード電極のうちの前記半導体基板側に位置する電極の抵抗率が、前記ｎ型半導体層の抵抗率より低いとともに前記ｐ型半導体層の抵抗率より低い。
この半導体装置では、温度検出ダイオードのアノード電極、ｐ型半導体層、ｎ型半導体層及びカソード電極が、半導体基板の厚み方向に積層されている。したがって、ｐ型半導体層及びｎ型半導体層内を電流が流れる方向が、半導体基板の厚み方向と略平行である。他方、半導体基板の熱膨張により温度検出ダイオードに加わる応力は、主に平面方向に加わる。すなわち、この半導体装置では、ｐ型半導体層及びｎ型半導体層内を電流が流れる方向が、半導体基板の熱膨張により温度検出ダイオードに加わる応力の方向と略直交する。このため、ｐ型半導体層及びｎ型半導体層の電気抵抗が、ピエゾ抵抗効果の影響を受け難い。すなわち、ｐ型半導体層及びｎ型半導体層の電気抵抗が変化し難い。また、アノード電極とカソード電極のうちの半導体基板側に位置する電極では、電流を半導体基板の平面方向に流す必要があるため、電流が流れる方向と応力の方向が略平行となる。したがって、当該電極の抵抗は、ピエゾ抵抗効果によって変化する。しかしながら、この電極の抵抗率は極めて低いので、この電極の電気抵抗が変化したとしてもその変化量は極めて小さい。したがって、この温度検出ダイオードでは、温度と順方向降下電圧との相関関係にずれが生じ難い。このため、この温度検出ダイオードによれば、正確に半導体基板の温度を検出することができる。
半導体装置１０の縦断面図。 ダイオード３０の拡大断面図。 半導体装置１０の回路図。 ゲート制御装置６０が実行する処理のフローチャート。 実施形態のゲート電位Ｖｇの変化を示すグラフ。 変形例のゲート電位Ｖｇの変化を示すグラフ。 ダイオード３０の内部回路を示す図。
図１に示す実施形態に係る半導体装置１０は、半導体基板１２を有している。半導体基板１２は、素子領域１４ａと素子領域１４ｂを有している。素子領域１４ａ内の半導体基板１２の上面１２ａには、エミッタ電極１６ａが配置されている。素子領域１４ｂ内の半導体基板１２の上面１２ａには、エミッタ電極１６ｂが配置されている。エミッタ電極１６ｂは、エミッタ電極１６ａと繋がっていてもよいし、エミッタ電極１６ａから分離されていてもよい。半導体基板１２の下面１２ｂには、コレクタ電極１８が配置されている。
素子領域１４ａ、１４ｂ内の半導体基板１２の上面１２ａには、複数のトレンチが形成されている。各トレンチ内には、ゲート絶縁膜とゲート電極が配置されている。素子領域１４ａ、１４ｂ内の半導体基板１２の内部には、ｎ型のエミッタ領域、ｐ型のボディ領域、ｎ型のドリフト領域及びｐ型のコレクタ領域等が形成されている。これらの領域と、ゲート絶縁膜、ゲート電極、エミッタ電極１６ａ、１６ｂ及びコレクタ電極１８によって、素子領域１４ａ、１４ｂのそれぞれに、ＩＧＢＴが形成されている。
エミッタ電極１６ａとエミッタ電極１６ｂの間の半導体基板１２の上面１２ａは、絶縁層２０によって覆われている。絶縁層２０上には、ゲート配線２２とダイオード３０が配置されている。ゲート配線２２は、ｎ型のポリシリコンによって構成されている。ゲート配線２２は、ＩＧＢＴの各ゲート電極を図示しないゲートパッドに接続している。ダイオード３０は、半導体基板１２の温度を検出するためのダイオードである。ダイオード３０は、絶縁層２０を介して半導体基板１２の上面１２ａに固定されている。ダイオード３０については、後に詳述する。
絶縁層２０上には、絶縁層２４が配置されている。絶縁層２４は、ゲート配線２２とダイオード３０を覆っている。なお、図１では、明瞭化のために、ダイオード３０と絶縁層２４の厚みを誇張して示している。
半導体基板１２の上部には、はんだ層４８と放熱板５０が配置されている。放熱板５０は、板状の金属板である。放熱板５０は、エミッタ電極１６ａとダイオード３０とエミッタ電極１６ｂの上部に跨って配置されている。放熱板５０は、はんだ層４８によってエミッタ電極１６ａとエミッタ電極１６ｂに接続されている。すなわち、放熱板５０は、はんだ層４８とエミッタ電極１６ａ、１６ｂを介して、半導体基板１２の上面１２ａに接続されている。放熱板５０は、ダイオード３０の両側の位置で半導体基板１２に接続されている。これによって、放熱板５０が半導体基板１２に固定されている。
図２に示すように、ダイオード３０は、カソード電極３２、ｎ型半導体層３４、ｐ型半導体層３６、アノード電極３８及びカソード配線層４０を有している。
カソード電極３２は、絶縁層２０上に配置されている。カソード電極３２は、絶縁層２０によって半導体基板１２から絶縁されている。カソード電極３２は、ｎ型のポリシリコンにより構成されている。カソード電極３２は、その上部にｎ型半導体層３４、ｐ型半導体層３６及びアノード電極３８が積層されている積層部分３２ａと、積層部分３２ａから半導体基板１２の平面方向に沿って延出された延出部３２ｂを有している。
ｎ型半導体層３４は、カソード電極３２の積層部分３２ａ上に配置されている。延出部３２ｂ上には、ｎ型半導体層３４は配置されていない。ｎ型半導体層３４は、ｎ型のポリシリコンにより構成されている。ｎ型半導体層３４のｎ型不純物濃度は、カソード電極３２のｎ型不純物濃度の１０分の１以下である（すなわち、カソード電極３２のｎ型不純物濃度は、ｎ型半導体層３４のｎ型不純物濃度の１０倍以上である。）。ｎ型のポリシリコンの抵抗率は、そのポリシリコン中のｎ型不純物濃度に反比例する。このため、ｎ型半導体層３４の抵抗率は、カソード電極３２の抵抗率の１０倍以上である（すなわち、カソード電極３２の抵抗率は、ｎ型半導体層３４の抵抗率の１０分の１以下である。）。このように、カソード電極３２の抵抗率は、ｎ型半導体層３４の抵抗率よりも低い。
ｐ型半導体層３６は、ｎ型半導体層３４上に配置されている。ｐ型半導体層３６は、ｐ型のポリシリコンにより構成されている。ｐ型半導体層３６の抵抗率は、カソード電極３２の抵抗率の１０倍以上である（すなわち、カソード電極３２の抵抗率は、ｐ型半導体層３６の抵抗率の１０分の１以下である。）。このように、カソード電極３２の抵抗率は、ｐ型半導体層３６の抵抗率よりも低い。
アノード電極３８は、ｐ型半導体層３６上に配置されている。アノード電極３８は、金属（例えば、ＡｌＳｉ）により構成されている。アノード電極３８の抵抗率は、ｎ型半導体層３４の抵抗率の１０分の１以下であるとともに、ｐ型半導体層３６の抵抗率の１０分の１以下である。アノード電極３８は、図示しない位置で外部に接続されている。
以上に説明したように、ダイオード３０は、カソード電極３２の積層部分３２ａ、ｎ型半導体層３４、ｐ型半導体層３６及びアノード電極３８を、半導体基板１２の厚み方向に積層した積層構造を有している。
カソード電極３２の延出部３２ｂ上には、カソード配線層４０が配置されている。カソード配線層４０は、金属（例えば、ＡｌＳｉ）により構成されている。カソード配線層４０は、図示しない位置で外部に接続されている。
図３は、半導体装置１０の回路図を示している。図３に示す回路は、半導体基板１２のＩＧＢＴ６２を駆動する回路である。なお、半導体基板１２の内部には複数のＩＧＢＴが形成されているが、これらのＩＧＢＴは同一のゲート信号により制御されるので、実質的に１つの素子として動作する。したがって、図３では、半導体基板１２の内部の複数のＩＧＢＴが、１つのＩＧＢＴ６２として示されている。ＩＧＢＴ６２のコレクタは高電位に接続されており、ＩＧＢＴ６２のエミッタは低電位に接続されている。ＩＧＢＴ６２のコレクタ電流Ｉｃ（すなわち、コレクタからエミッタに流れる電流）は、図示しないモータに供給される。ＩＧＢＴ６２は、当該モータに供給する電流を制御する。
ダイオード３０のカソード配線層４０は、グランドに接続されている。ダイオード３０のアノード電極３８には、定電流電源６６が接続されている。定電流電源６６は、ダイオード３０に順方向に一定の基準電流ＩＦ（本実施形態では、約２００μＡの電流）を流す。したがって、ダイオード３０のアノード電極３８には、ダイオード３０に順方向に基準電流ＩＦを流したときの順方向降下電圧ＶＦ（すなわち、ダイオード３０のアノード‐カソード間の電位差）が出力される。
ＩＧＢＴ６２のゲートは、ゲート抵抗６４を介してゲート制御装置６０に接続されている。また、ゲート制御装置６０は、ダイオード３０のアノード電極３８に接続されている。ゲート制御装置６０には、順方向降下電圧ＶＦが入力される。また、ゲート制御装置６０には、外部からＰＷＭ信号が入力される。ＰＷＭ信号は、パルス波形の信号である。モータの動作状態に応じて、ＰＷＭ信号のデューティ比（すなわち、高電位の期間の比率）が変更される。ゲート制御装置６０は、ＰＷＭ信号と順方向降下電圧ＶＦに基づいて、ＩＧＢＴ６２のゲート電位Ｖｇを制御する。これによって、ゲート制御装置６０は、ＩＧＢＴ６２のコレクタ電流Ｉｃを制御する。
次に、半導体装置１０の動作について説明する。ダイオード３０の順方向降下電圧ＶＦは、ダイオード３０の温度に対して高い相関を有する。ダイオード３０の温度が上昇するほど、順方向降下電圧ＶＦは低下する。ダイオード３０が半導体基板１２の表面に固定されているので、ダイオード３０の温度は半導体基板１２の温度と略一致する。したがって、ダイオード３０の順方向降下電圧ＶＦを、半導体基板１２の温度を示す指標として利用することができる。
半導体装置１０の動作時に、ゲート制御装置６０は、図４に示す処理を繰り返し実行する。ステップＳ２では、ゲート制御装置６０は、ダイオード３０の順方向降下電圧ＶＦが、閾値ＶＴＨ１未満であるか否かを判定する。すなわち、ゲート制御装置６０は、半導体基板１２の温度が、閾値ＶＴＨ１に対応する第１基準温度よりも高いか否かを判定する。ステップＳ２でＮＯ（すなわち、ＶＦ≧ＶＴＨ１）と判定された場合には、ステップＳ４が実行される。すなわち、半導体基板１２の温度が第１基準温度以下の場合に、ステップＳ４が実行される。ステップＳ４では、ゲート制御装置６０は、ＰＷＭ信号に従ってゲート電位Ｖｇを制御する。図５は、ゲート制御装置６０によって制御されるゲート電位Ｖｇの一例を示している。なお、図５の電位ＶＬはＩＧＢＴ６２をオフさせる低電位（ゲートオフ電位）であり、図５の電位ＶＨはＩＧＢＴ６２をオンさせる高電位（ゲートオン電位）である。ゲートオフ電位ＶＬの印加期間中はＩＧＢＴ６２がオフしており、ゲートオン電位ＶＨの印加期間中はＩＧＢＴ６２がオンしている。ゲート電位Ｖｇのデューティ比は、ゲートオフ電位ＶＬの期間の長さを時間ＴＬとし、ゲートオン電位ＶＨの期間の長さを時間ＴＨとしたときに、ＴＨ／（ＴＨ＋ＴＬ）により算出される。ステップＳ４では、ゲート制御装置６０は、入力されるＰＷＭ信号と同じデューティ比となるようにゲート電位Ｖｇを制御する。
ステップＳ２でＹＥＳ（すなわち、ＶＦ＜ＶＴＨ１）と判定された場合には、ステップＳ６が実行される。ステップＳ６では、ゲート制御装置６０は、ダイオード３０の順方向降下電圧ＶＦが、閾値ＶＴＨ２未満であるか否かを判定する。なお、閾値ＶＴＨ２は閾値ＶＴＨ１よりも小さい。すなわち、ゲート制御装置６０は、半導体基板１２の温度が、閾値ＶＴＨ２に対応する第２基準温度よりも高いか否かを判定する。閾値ＶＴＨ２は閾値ＶＴＨ１よりも小さいので、第２基準温度は第１基準温度よりも高い。ステップＳ６でＮＯ（すなわち、ＶＦ≧ＶＴＨ２）と判定された場合には、ステップＳ８が実行される。すなわち、半導体基板１２の温度が、第１基準温度よりも高いが第２基準温度以下の場合にステップＳ８が実行される。換言すると、半導体基板１２の温度がある程度高いが、動作可能な温度である場合に、ステップＳ８が実行される。ステップＳ８では、ゲート制御装置６０は、ＰＷＭ信号よりもデューティ比（すなわち、ゲートオン時間の比率）が小さくなるようにゲート電位Ｖｇを制御する。例えば、ステップＳ４とステップＳ８とでＰＷＭ信号のデューティ比が同じであったとしても、図５に示すように、ステップＳ８ではステップＳ４よりもゲート信号Ｖｇのデューティ比が小さくなる。ゲートオン電位ＶＨの大きさは、ステップＳ４とステップＳ８とで変わらない。このようにステップＳ８ではデューティ比が小さくなるので、ＩＧＢＴ６２のコレクタ電流Ｉｃ（より詳細には、コレクタ電流Ｉｃの平均値）が低くなる。すなわち、ステップＳ８では、ステップＳ４に比べて、低いコレクタ電流Ｉｃが流れるようにＩＧＢＴ６２が制御される。これによって、半導体基板１２の温度上昇が抑制される。
ステップＳ６でＹＥＳ（すなわち、ＶＦ＜ＶＴＨ２）と判定された場合には、ステップＳ１０が実行される。すなわち、半導体基板１２の温度が、ＩＧＢＴ６２の動作を継続できないほど高温な場合に、ステップＳ１０が実行される。ステップＳ１０では、ゲート制御装置６０は、ゲート電位Ｖｇをゲートオフ電位ＶＬに制御する。すなわち、ゲート制御装置６０は、ＰＷＭ信号に係らず、制御対象期間の全体でＩＧＢＴ６２をオフさせる。これによって、高温によるＩＧＢＴ６２の誤動作を防止する。
このように、この半導体装置１０では、ダイオード３０の順方向降下電圧ＶＦ（すなわち、半導体基板１２の温度）に応じて、ＩＧＢＴ６２の動作が変更される。これによって、温度に応じて適切にＩＧＢＴ６２を動作させることができる。
なお、ステップＳ８では、図５のようにデューティ比を小さくする制御に代えて、図６のようにゲートオン電位ＶＨを低くする制御を実行してもよい。すなわち、図６に示す制御方法では、ステップＳ８において、ステップＳ４と同様に、ＰＷＭ信号と同じデューティ比でゲート電位Ｖｇを制御する。ただし、図６に示す制御方法では、ステップＳ８におけるゲートオン電位ＶＨ２が、ステップＳ４におけるゲートオン電位ＶＨ１よりも低くなるようにゲート電位Ｖｇを制御する。これによって、ステップＳ８におけるコレクタ電流Ｉｃが、ステップＳ４におけるコレクタ電流Ｉｃよりも低くなる。図６の制御方法でも、図５の制御方法と同様に、半導体基板１２の温度上昇を抑制しながらＩＧＢＴ６２を動作させることができる。
また、上記の説明では、ゲート制御装置６０が温度に応じてステップＳ４、Ｓ８またはＳ１０を実行した。しかしながら、ゲート制御装置６０が、温度に応じてステップＳ４とステップＳ８のいずれかを実行するように構成されていてもよい。また、ゲート制御装置６０が、温度に応じてステップＳ４とステップＳ１０のいずれかを実行するように構成されていてもよい。
次に、ダイオード３０のピエゾ抵抗効果について説明する。半導体基板１２の温度が上昇すると、半導体基板１２が熱膨張する。半導体基板１２が熱膨張することで、ダイオード３０に応力が加わる。また、半導体基板１２で発生した熱は、はんだ層４８を介して放熱板５０に伝わる。このため、放熱板５０も熱膨張する。放熱板５０の線膨張係数と半導体基板１２の線膨張係数が異なるため、放熱板５０と半導体基板１２の間に線膨張係数の差に起因する応力が発生する。ダイオード３０の両側で放熱板５０が半導体基板１２に接続されているので、線膨張係数の差に起因する応力はダイオード３０にも加わる。これらの応力は、主に、半導体基板１２の平面方向（すなわち、半導体基板１２の上面１２ａに平行な方向）に作用する。したがって、ダイオード３０を構成する各層（すなわち、アノード電極３８、ｐ型半導体層３６、ｎ型半導体層３４及びカソード電極３２）にも、平面方向に応力が作用する。このように応力が作用すると、ピエゾ抵抗効果によって、各層の電気抵抗が変化する。応力によってダイオード３０の各層の電気抵抗が変化すると、ダイオード３０の順方向降下電圧ＶＦが変化するため、ダイオード３０の順方向降下電圧ＶＦと半導体基板１２の温度との相関関係にずれが生じる。しかしながら、本実施形態の半導体装置１０では、以下に詳述するように、ピエゾ抵抗効果による影響が最小限に抑えられる。
図７は、ダイオード３０に流れる基準電流ＩＦの経路を示している。基準電流ＩＦは、図７において矢印で示すように、アノード電極３８からカソード配線層４０に向かって流れる。アノード電極３８、ｐ型半導体層３６及びｎ型半導体層３４内では、基準電流ＩＦは、主に積層方向（すなわち、半導体基板１２の厚み方向）に沿って流れる。カソード電極３２内では、基準電流ＩＦは、主に横方向（すなわち、半導体基板１２の平面方向）に沿って流れる。また、図７の参照符号Ｒ３８、Ｒ３６、Ｒ３４及びＲ３２は、アノード電極３８、ｐ型半導体層３６、ｎ型半導体層３４及びカソード電極３２の電気抵抗をそれぞれ表している。また、図７の参照符号Ｒｊは、ｐ型半導体層３６とｎ型半導体層３４の界面のｐｎ接合における障壁を表している。基準電流ＩＦの通電時に、電気抵抗Ｒ３２、Ｒ３４、Ｒ３６、Ｒ３８及び障壁Ｒｊに印加される電圧を全て加算した値が、順方向降下電圧ＶＦである。
障壁Ｒｊは、ピエゾ抵抗効果の影響をほとんど受けない。すなわち、障壁Ｒｊは、応力によってはほとんど変化しない。電気抵抗Ｒ３２、Ｒ３４、Ｒ３６及びＲ３８は、ピエゾ抵抗効果の影響によって変化する。したがって、ピエゾ抵抗効果による電気抵抗Ｒ３２、Ｒ３４、Ｒ３６及びＲ３８の変化量を最小化することで、ダイオード３０の順方向降下電圧ＶＦと半導体基板１２の温度との相関関係の悪化を防ぐことができる。
アノード電極３８の抵抗率はｐ型半導体層３６及びｎ型半導体層３４の抵抗率の１０分の１以下であるので、アノード電極３８の電気抵抗Ｒ３８は極めて小さい。また、基準電流ＩＦは、アノード電極３８内を主に厚み方向に流れる。アノード電極３８内において、基準電流ＩＦが流れる方向と応力の方向が略直交する。ピエゾ抵抗効果は、応力と平行な方向の電気抵抗には顕著に影響するが、応力と直交する方向の電気抵抗にはほとんど影響しない。このため、アノード電極３８の電気抵抗Ｒ３８は、ピエゾ抵抗効果によっては変化し難い。このように、アノード電極３８の電気抵抗Ｒ３８自体が低く、かつ、アノード電極３８の電気抵抗Ｒ３８はピエゾ抵抗効果により変化し難い。このため、ピエゾ抵抗効果による電気抵抗Ｒ３８の変化量は極めて小さい。
基準電流ＩＦは、ｐ型半導体層３６内を主に厚み方向に流れる。ｐ型半導体層３６内において、基準電流ＩＦが流れる方向と応力の方向が略直交する。このため、ｐ型半導体層３６の電気抵抗Ｒ３６は、ピエゾ抵抗効果によって変化し難い。したがって、ピエゾ抵抗効果による電気抵抗Ｒ３６の変化量は極めて小さい。
基準電流ＩＦは、ｎ型半導体層３４内を主に厚み方向に流れる。ｎ型半導体層３４内において、基準電流ＩＦが流れる方向と応力の方向が略直交する。このため、ｎ型半導体層３４の電気抵抗Ｒ３４は、ピエゾ抵抗効果によって変化し難い。したがって、ピエゾ抵抗効果による電気抵抗Ｒ３４の変化量は極めて小さい。
基準電流ＩＦは、カソード電極３２内を主に平面方向に流れる。このため、カソード電極３２内において、基準電流ＩＦが流れる方向と応力の方向が略平行となる。このため、カソード電極３２の電気抵抗Ｒ３２は、ピエゾ抵抗効果によって変化し易い。しかしながら、カソード電極３２の抵抗率は、ｐ型半導体層３６及びｎ型半導体層３４の抵抗率の１０分の１以下である。このため、カソード電極３２の電気抵抗Ｒ３２は極めて低い。より詳細には、電気抵抗Ｒ３２は、電気抵抗Ｒ３４、Ｒ３６の１０分の１以下である。このように、カソード電極３２の電気抵抗Ｒ３２が電気抵抗Ｒ３４、Ｒ３６に対して十分に低いので、ピエゾ抵抗効果によって電気抵抗Ｒ３２が変化しても、順方向降下電圧ＶＦの変化量は極めて小さい。
このように、ピエゾ抵抗効果による電気抵抗Ｒ３２、Ｒ３４、Ｒ３６及びＲ３８の変化量が小さいので、ピエゾ抵抗効果によって順方向降下電圧ＶＦはほとんど変化しない。したがって、半導体装置１０では、ダイオード３０に応力が加わっても、順方向降下電圧ＶＦと温度との相関関係にずれが生じ難い。したがって、ダイオード３０を用いることで、半導体基板１２の温度に正確に対応してＩＧＢＴ６２を制御することができる。
次に、半導体装置１０の製造方法について説明する。まず、ｎ型の半導体基板１２の表面の一部に、絶縁層２０を形成する。次に、絶縁層２０上に、カソード電極３２とゲート配線２２を形成する。カソード電極３２とゲート配線２２は、共にｎ型のポリシリコンによって形成する。カソード電極３２とゲート配線２２は、ＣＶＤによって同時に形成することができる。次に、ＣＶＤによって、ｎ型半導体層３４（すなわち、ｎ型のポリシリコン層）とｐ型半導体層３６（すなわち、ｐ型のポリシリコン層）を順に形成する。なお、ｎ型半導体層３４とｐ型半導体層３６は、ＣＶＤによって形成したポリシリコン層にｎ型またはｐ型の不純物を注入して形成してもよい。次に、半導体基板１２に、ＩＧＢＴ６２の上面１２ａ側の構造（すなわち、エミッタ領域、ボディ領域、トレンチ、ゲート絶縁膜、ゲート電極）を形成する。なお、ゲート電極は、ポリシリコンによって形成される。また、エミッタ領域及びボディ領域は、半導体基板１２に対するイオン注入によって形成される。半導体基板に注入されたイオンを活性化させる際に、半導体基板１２が熱処理される。このとき、半導体基板の表面に金属層が形成されていると、金属が半導体基板１２中に拡散して、半導体基板１２の特性を意図した特性に制御できなくなる場合がある。また、熱処理用の炉が金属により汚染される場合がある。これに対し、この製造方法では、カソード電極３２がｎ型のポリシリコンによって構成されているので、熱処理の時点において半導体基板１２の表面に金属層が存在しない。したがって、半導体基板１２中への金属の拡散を防止できるとともに、金属による炉の汚染を防止することができる。ＩＧＢＴ６２の上面１２ａ側の構造が完成したら、エミッタ電極１６ａ、１６ｂ、アノード電極３８及びカソード配線層４０を金属により形成する。次に、絶縁層２４を形成する。次に、ＩＧＢＴ６２の下面１２ｂ側の構造（すなわち、コレクタ領域とコレクタ電極１８等）を形成する。その後、放熱板５０をエミッタ電極１６ａ、１６ｂに接続する等して、半導体装置１０が完成する。
以上に説明したように、ダイオード３０の積層構造のうちの最も半導体基板１２側の層であるカソード電極３２は、ｎ型のポリシリコン層によって構成されている。このため、カソード電極３２の形成後に熱処理を行っても、半導体基板１２及び炉が金属によって汚染されない。したがって、熱処理後に金属の電極（すなわち、エミッタ電極１６ａ、１６ｂ、アノード電極３８等）を形成することで、金属による半導体基板１２及び炉の汚染を防止することができる。また、カソード電極３２（すなわち、ｎ型のポリシリコン層）のキャリアは電子であるので、カソード電極３２の抵抗率（すなわち、電気抵抗Ｒ３２）を容易に低くすることができる。したがって、ピエゾ抵抗効果によるカソード電極３２の電気抵抗Ｒ３２の変化量を小さくすることが可能であり、ピエゾ抵抗効果による順方向降下電圧ＶＦの変化を抑制することができる。なお、金属汚染が問題とならない場合には、カソード電極３２が金属により構成されていてもよい。
なお、変形例の半導体装置では、ダイオード３０の各層の積層順を、上述した実施形態と逆にしてもよい。すなわち、半導体基板１２側から、アノード電極３８、ｐ型半導体層３６、ｎ型半導体層３４、カソード電極３２の順で各層が積層されていてもてよい。このような構成でも、従来のダイオードに比べて、ピエゾ抵抗効果の影響を抑制することができる。なお、この場合、アノード電極３８の幅を他の層よりも広くして、アノード電極３８に延出部を設ける必要がある。このため、アノード電極３８の延出部内に平面方向に基準電流ＩＦが流れることになる。また、この構成では、製造工程の熱処理時における金属汚染を防止するために、アノード電極３８が、ｐ型不純物濃度が高いポリシリコンによって構成されていることが好ましい。この場合、ｐ型のポリシリコンのキャリアはホールであるので、アノード電極３８の電気抵抗は、上述した実施形態のカソード電極３２の電気抵抗Ｒ３２よりも高くなる。このため、変形例の半導体装置では、アノード電極３８がピエゾ抵抗効果の影響を受け、上述した実施形態に比べて順方向降下電圧ＶＦがピエゾ抵抗効果によって変動しやすくなる。したがって、上述した実施形態の方が、変形例の半導体装置よりも、ピエゾ抵抗効果の影響をより効果的に抑制することができる。
なお、上述した実施形態では半導体基板１２にＩＧＢＴが形成されていたが、ＩＧＢＴに代えて、半導体基板１２に他のスイッチング素子（例えば、ＭＯＳＦＥＴ等）が形成されていてもよい。また、ＩＧＢＴに代えて、半導体基板１２に、スイッチング素子以外の素子が形成されていてもよい。
本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。
本明細書が開示する一例の半導体装置では、温度検出ダイオードの両側の位置で半導体基板に接続されている放熱板をさらに有する。
このように半導体基板に放熱板が接続されていると、放熱板と半導体基板の熱膨張量の差によって温度検出ダイオードにより高い応力が加わる。このように温度検出ダイオードに応力が加わり易い構造において、アノード電極、ｐ型半導体層、ｎ型半導体層及びカソード電極を半導体基板の厚み方向に積層した積層構造を採用することで、ピエゾ抵抗効果の影響をより効果的に抑制することができる。
本明細書が開示する一例の半導体装置では、半導体基板がスイッチング素子を有している。また、半導体装置は、温度検出ダイオードに順方向に基準電流を流す電源と、基準電流が流れているときの温度検出ダイオードの順方向降下電圧が閾値未満のときに、順方向降下電圧が閾値以上のときよりもスイッチング素子に流れる電流を低減させる制御装置をさらに有する。
本明細書が開示する一例の半導体装置では、カソード電極が、ｎ型半導体層のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するｎ型半導体によって構成されている。カソード電極が、その上部にｎ型半導体層、ｐ型半導体層及びアノード電極が積層されている積層部と、積層部からその外側に伸びる延出部を有している。半導体装置は、延出部上に配置されている配線層をさらに有している。
この半導体装置では、延出部を流れる電流は、半導体基板の平面方向に流れる。しかしながら、延出部（すなわち、カソード電極）の抵抗率は低い（すなわち、延出部の電気抵抗は低い）ので、延出部の電気抵抗がピエゾ抵抗効果により変化しても、ダイオードの順方向降下電圧に対する影響は極めて小さい。また、温度検出ダイオードのうちの最も半導体基板側に位置するカソード電極がｎ型半導体によって構成されていると、半導体基板が金属により汚染されることを抑制することができる。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０ ：半導体装置
１２ ：半導体基板
１６ａ ：エミッタ電極
１６ｂ ：エミッタ電極
１８ ：コレクタ電極
２０ ：絶縁層
２２ ：ゲート配線
２４ ：絶縁層
３０ ：ダイオード
３２ ：カソード電極
３２ａ ：積層部分
３２ｂ ：延出部
３４ ：ｎ型半導体層
３６ ：ｐ型半導体層
３８ ：アノード電極
４０ ：カソード配線層
４８ ：はんだ層
５０ ：放熱板
６０ ：ゲート制御装置
６４ ：ゲート抵抗
６６ ：定電流電源

Claims (3)

  1. 半導体装置であって、
    半導体基板と、
    前記半導体基板上に固定されている温度検出ダイオード、
    を有し、
    前記温度検出ダイオードが、
    アノード電極と、
    前記アノード電極に接するｐ型半導体層と、
    前記ｐ型半導体層に接するｎ型半導体層と、
    前記ｎ型半導体層に接するカソード電極と、
    配線層、
    を有し、
    前記アノード電極と、前記ｐ型半導体層と、前記ｎ型半導体層と、前記カソード電極が、前記半導体基板の厚み方向に積層されており、
    前記アノード電極と前記カソード電極のうちの前記半導体基板側に位置する電極の抵抗率が、前記ｎ型半導体層の抵抗率より低いとともに前記ｐ型半導体層の抵抗率より低く、
    前記カソード電極が、前記ｎ型半導体層のｎ型不純物濃度の１０倍以上のｎ型不純物濃度を有するｎ型半導体によって構成されており、
    前記カソード電極が、その上部に前記ｎ型半導体層、前記ｐ型半導体層及び前記アノード電極が積層されている積層部と、前記積層部からその外側に伸びる延出部を有し、
    前記配線層が、前記延出部上に配置されている、
    半導体装置。
  2. 前記温度検出ダイオードの両側の位置で前記半導体基板に接続されている放熱板をさらに有する請求項１の半導体装置。
  3. 前記半導体基板が、スイッチング素子を有し、
    前記温度検出ダイオードに順方向に基準電流を流す電源と、
    前記基準電流が流れているときの前記温度検出ダイオードの順方向降下電圧が閾値未満のときに、前記順方向降下電圧が閾値以上のときよりも前記スイッチング素子に流れる電流を低減させる制御装置、
    をさらに有する請求項１または２の半導体装置。
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