JP2019012734A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ（Electro-Static Discharge）耐量を改善した半導体装置を提供する。【解決手段】半導体装置１００は、セル部１と、外周部２と、引き出し部３と、を有する。セル部は、ドレイン金属層９と、積層半導体層１７の一部と、ゲート酸化膜１４と、ゲート導電層７と、ソース電極４と、を含む。外周部は、ドレイン金属層と、積層半導体層の一部と、第１の酸化膜１８と、配線層６と、ゲート金属層５と、配線層と前記ゲート金属層が接触する第１のコンタクト部４０と、抵抗部と、フィールド酸化膜１６と、を含む。引き出し部は、ドレイン金属層と、積層半導体層の一部と、フィールド酸化膜と、絶縁層間膜１５と、第２の酸化膜１９と、第２の酸化膜上に設けられた引き出し層８と、ゲート金属層と、引き出し層がゲート金属層と接触する第２のコンタクト部４１と、を有する。【選択図】図２

Description

本発明の実施形態は、半導体装置に関わる。

電力用に用いられる半導体の一つにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field
Effect Transistor）がある。このＭＯＳＦＥＴは、オフ時にゲート電圧の発振が起こり
、ゲートノイズレベルが電源回路のＥＭＩ規定レベルを超える可能性がある。

特開２０１１−１３４９８４号公報

本発明が解決しようとする課題は、ＥＳＤ（Electro-Static Discharge）耐量を改善し
た半導体装置を提供することである。

実施形態に係る半導体装置は、セル部と、外周部と、引き出し部と、を有する半導体装
置であって、前記セル部は、ドレイン金属層と、前記ドレイン金属層上に設けられた積層
半導体層の一部と、前記積層半導体層上に設けられたゲート酸化膜と、前記ゲート酸化膜
上に設けられたゲート導電層と、前記ゲート導電層上に絶縁層間膜を介して、設けられた
ソース電極と、を含み、前記積層半導体層は、前記ドレイン金属層上に設けられた第１導
電形の第１半導体領域と、前記第１半導体領域の上に設けられた第２導電形の第２半導体
領域と、前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
前記第３半導体領域の表面に形成された第１導電型の高濃度拡散領域と、を含み、前記外
周部は、前記ドレイン金属層と、前記積層半導体層の一部と、前記積層半導体層上に設け
られ、前記ゲート酸化膜と電気的に接続する第１の酸化膜と、前記第１の酸化膜上に設け
られた配線層と、前記配線層とは、絶縁層間膜を介して絶縁された状態で、前記絶縁層間
膜上に設けられたゲート金属層と、前記配線層と、前記ゲート金属層が接触する第１のコ
ンタクト部と、前記配線層に形成された抵抗部と、前記積層半導体層に設けられたフィー
ルド酸化膜と、を含み、前記引き出し部は、前記ドレイン金属層と、前記積層半導体層の
一部と、前記積層半導体層に設けられた前記フィールド酸化膜と、前記絶縁層間膜と、前
記積層半導体層上に設けられた第２の酸化膜と、前記第２の酸化膜上に設けられた引き出
し層と、前記引き出し層上に設けられた前記ゲート金属層と、前記引き出し層が、前記ゲ
ート金属層と接触する第２のコンタクト部と、を有す半導体装置。

第１の実施形態に係る半導体装置１００の上面からみたイメージ図である。 図１（ａ）において、上部のゲート金属層５、ソース電極４を透過させた半導体装置１００の上面からみたイメージ図である。 図１（ｂ）において、酸化膜容量部を図示したものである。 図１（ａ）の一部をＡ−Ａ‘において拡大した断面図である。 図１（ａ）の一部をＢ−Ｂ‘において拡大した断面図である。 図１（ａ）の一部をＣ−Ｃ‘において拡大した断面図である。 図１（ａ）の一部をＤ−Ｄ‘において拡大した断面図である。 第１の実施形態に係る半導体装置１００において、ゲートパッド７０を装着させた場合の上面図である。 第１の実施形態に係る半導体装置１００の回路模式図である。 第１の実施形態の第１変形例に係る半導体装置２００の上面からみた透過イメージ図である。 半導体装置２００の図２に対応する断面図である。 比較例に係る半導体装置３００の図１（ｂ）に対応した透過イメージ図である。 図１０（ａ）において、酸化膜容量を図示したものである。 半導体装置３００の図２に対応する断面図である。

以下、図面を参照しつつ、実施形態について説明する。以下の説明では、同一の部材に
は同一の符号を付し、一度説明した部材については適宜その説明を省略する。

なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の
大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場
合であっても、図面により互いの寸法や比率が異なって表される場合もある。

各実施形態の説明には、ＸＹＺ直交座標系を用いる。ｎ^＋形半導体領域９からｎ⁻形半
導体領域１０に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であって、
相互に直交する２方向をＸ方向及びＹ方向（第２方向）とする。

以下の説明において、ｎ^＋、ｎ⁻及びｐ^＋、ｐの表記は、各導電形における不純物濃度
の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」の
いずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表
記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。

以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形
態を実施してもよい。

（第１実施形態）
本発明の第１の実施例を図１から図７を用いて説明する。図１（ａ）は、第１の実施形
態に係る半導体装置１００の上面からみたイメージ図である。図１（ｂ）は、図１（ａ）
において、上部のゲート金属層５、ソース電極４を透過させた半導体装置１００の上面か
らみたイメージ図である。図１（ｃ）は、図１（ｂ）において、酸化膜容量部を図示した
ものである。図２は、図１（ａ）の一部をＡ−Ａ‘において拡大した断面図である。図３
は、図１（ａ）の一部をＢ−Ｂ‘において拡大した断面図である。図４は、図１（ａ）の
一部をＣ−Ｃ‘において拡大した断面図である。図５は、図１（ａ）の一部をＤ−Ｄ‘に
おいて拡大した断面図である。図６は、第１の実施形態に係る半導体装置１００において
、ゲートパッドを装着させた場合の上面図である。図７は、第１の実施形態に係る半導体
装置１００の回路模式図である。

半導体装置１００は、例えばＭＯＳＦＥＴである。

図１（ｂ）および図２に表すように、半導体装置１００は、セル部１と、外周部２と、
引き出し部３を含んでいる。また、セル部１と、外周部２と、引き出し部３の各部は、ド
レイン電極２０と、積層半導体領域１７と、の一部をそれぞれ共有している。

ドレイン電極２０の上面には、積層半導体領域１７が設けられている。

積層半導体領域１７は、ｎ^＋形（第１導電形）ドレイン領域９と、ｎ⁻形半導体領域１
０（第１半導体領域）と、ｐ形（第２導電形）ベース領域１１（第２半導体領域）と、ｎ
^＋形ソース領域１２（第３半導体領域）と、ｐ^＋形コンタクト領域１３と、を含む。

ｎ^＋形（第１導電形）ドレイン領域９は、ドレイン電極２０の上に設けられ、ドレイン
電極２０と電気的に接続されている。

ｎ⁻形半導体領域１０は、ｎ^＋形ドレイン領域９の上に設けられている。

ｐ形ベース領域１１は、ｎ⁻形半導体領域１０の上に設けられている。ｐ形ベース領域
１１はＹ方向において複数設けられ、それぞれがＸ方向に延びている。

ｎ^＋形ソース領域１２およびｐ^＋形コンタクト領域１３は、ｐ形ベース領域１１の上に
選択的に設けられている。

まず、セル部１の構成を説明する。セル部１は、上述したようにドレイン電極２０と、
積層半導体領域１７の一部と、ゲート酸化膜１４と、ゲート導電層７と、絶縁層間膜１５
と、ソース電極４と、からなる。

セル部１においては、積層半導体領域１７上に、ゲート酸化膜１４と、絶縁層間膜１５
が設けられている。また、ゲート導電層７は、ゲート酸化膜１４上に設けられている。ゲ
ート導電層７と、ソース電極４の間には、絶縁層間膜１５が設けられている。ゲート導電
層７とゲート酸化膜１４は、図２においてＹ方向に複数設けられ、それぞれがＸ方向に延
びている。

ソース電極４は、ｎ^＋形ソース領域１２、ｐ^＋形コンタクト領域１３上に設けられ、ｎ
^＋形ソース領域１２およびｐ^＋形コンタクト領域１３と電気的に接続されている。

次に、外周部２は、上述したようにドレイン電極２０と、積層半導体領域１７の一部と
、第１の酸化膜１８と、フィールド酸化膜１６と、配線層６と、絶縁層間膜１５と、ゲー
ト金属層５と、第１のコンタクト部４０からなる。

外周部２において、積層半導体領域１７上に順に第１の酸化膜１８、配線層６が設けら
れている。第１の酸化膜１８は、図２においてＹ方向に複数設けられ、それぞれがＸ方向
に延びている。更に、配線層６上には、絶縁層間膜１５、ゲート金属層５が順に設けられ
ている。フィールド酸化膜１６は、積層半導体領域１７及び配線層６の間に設けられてい
る。ゲート金属層５と、配線層６が絶縁層間膜１５を間に挟まずに接触している部分が第
１のコンタクト部４０である。

引き出し部３は、ドレイン電極２０と、積層半導体領域１７の一部と、第２の酸化膜１
９と、引き出し層８と、絶縁層間膜１５と、第２のコンタクト部４１と、ゲート金属層５
と、からなる。

引き出し部３において、積層半導体領域１７上に順に第２の酸化膜１９、引き出し層８
が設けられている。引き出し層８と、ゲート金属層５は、絶縁層間膜１５を間に挟まずに
接触している。この部分が、第２のコンタクト部４１として示されている。

絶縁層間膜１５は、積層半導体領域１７上に設けられている。なお、外周部２と引き出
し部３は、ゲート金属層５を共有している。

半導体装置１００のゲート金属層５とソース電極４との間には、絶縁層間膜１５が設け
られ、これらの電極は電気的に分離されている。

図６に示すようにゲートパッド７０からゲート電位が入力され、ゲート金属層５及び第
１のコンタクト部４０を介して配線層６に電位が伝えられる。配線層６とゲート導電層７
は図２のＸＹ平面において、接続しており、電気的にも接続していることから、配線層６
の電位は、セル部１のゲート導電層７へ伝えられる。

また、引き出し部３の引き出し層８は、外周部２の配線層６や、セル部１のゲート導電
層７と図２のＸ軸方向においても接続することはない。

また、図１（ａ）、図５に示すように抵抗部５０は、積層半導体層１７上に配線層６と
隣接して設けられている。抵抗部５０は、高抵抗ポリシリコンなどの導電材料で形成され
る。この抵抗部５０は、配線層６の不純物原子の含有率を変えて作成してもよい。抵抗部
５０は、後述するがスイッチング波形を緩やかにするために、半導体装置１００の抵抗成
分を意図的に高くするために設けられる。

なお、説明の際に外周部２、引き出し部３と分割したため、第１の酸化膜１８、第２の
酸化膜１９をそれぞれ別の呼称で説明したが、図５において、第１の酸化膜１８、第２の
酸化膜１９を合わせて第１の酸化膜１８としてもよい。

＜材料＞
各構成要素の材料の一例を説明する。

ｎ^＋形ドレイン領域９、ｎ⁻形半導体領域１０、ｐ形ベース領域１１、ｎ^＋形ソース領
域１２、およびｐ^＋形コンタクト領域１３は、半導体材料として、シリコン、炭化シリコ
ン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる
場合、ｎ形不純物としては、ヒ素、リン、またはアンチモンを用いることができる。ｐ形
不純物としては、ボロンを用いることができる。

配線層６、ゲート導電層７、引き出し層８は、ポリシリコンなどの導電材料を含む。

ゲート酸化膜１４は、酸化シリコンや窒化シリコンなどの絶縁材料を含む。

ソース電極４、ゲート金属層５、およびドレイン電極２０は、アルミニウムなどの金属
を含む。

＜比較例＞
まず、比較例に関して説明する。

ＭＯＳＦＥＴは、オフ時の電圧変化率が大きく、ゲート電圧の発振が起こることがある
。このノイズレベルが電源回路のＥＭＩ規定レベルを超えないようにするため、半導体装
置内の抵抗を意図的に大きく設計することでスイッチング波形を緩やかにしている。

図１０（ａ）は、比較例に係る半導体装置３００の上面からみた透過イメージ図であり
、上記対策を施した構造の一つとなっている。図１０（ｂ）は、図１０（ｂ）において、
酸化膜容量を図示したものであり、図１１は、半導体装置３００の図２に対応する断面図
である。後述する半導体装置２００の説明に備え、フィールド酸化膜１６と第１の酸化膜
１８との境界ラインであるフィールド酸化膜境界部８０も図示している。

半導体装置３００は、セル部１と外周部２からなる。外周部２の配線層６の上面にゲー
ト金属層５が設けられている。第１の実施形態に係る半導体装置１００と異なる点は、引
き出し部３及び第２のコンタクト部４１を有していない点である。

図１０および図１１に示す比較例のように半導体装置３００では、静電破壊(ＥＳＤ)の
マシンモデル(ＭＭ)耐量が低いことが問題になっている。

ＥＳＤとは、サージなどによりデバイス内で放電電流が流れる現象である。ＥＳＤによ
る局所的な発熱や電界集中によって半導体装置が破壊することがある。マシンモデル耐量
は、このＥＳＤに対する耐量を評価する一種の検定である。

一般に半導体装置の面積が大きくなるとゲート酸化膜の面積もその分増え、ＥＳＤ（Ｍ
Ｍ）耐量も増加する。しかし、半導体装置３００は、ゲート長やゲート幅を広げてゲート
酸化膜面積を増し、それに比例してゲート容量を大きくしても、ＥＳＤ耐量はほぼ一定値
を取る。そのため、ゲート容量に対する依存性を示さない。

また、通常、ＥＳＤ耐量と抵抗値に相関関係はないが、半導体装置３００におけるＥＳ
Ｄ耐量は、抵抗依存性を示すことが分かっている。

このように、半導体装置３００におけるＥＳＤ耐量は、ゲート容量に対する依存性が見
られず、抵抗依存性が見られる。

通常であればＥＳＤ発生時、半導体装置全体のゲート酸化膜の電位が上がり、半導体装
置内で最も電界強度の高い箇所のゲート酸化膜が破壊するはずである。しかし、半導体装
置３００の場合、第１のコンタクト部４０を形成している領域の電位が先に上がってしま
い、おくれて、半導体装置内の電位が上がる。

したがって、半導体装置３００でのＥＳＤ耐量の場合は実質的には第１のコンタクト部
４０を形成している部分のみの入力容量しか存在しないと考えられる。より詳細には図１
０（ｂ）に示すように、入力容量（Ｃiss）は、酸化膜容量部６０だけである。実際に、
ＥＳＤでの破壊箇所は上記部分で破壊することが確認できており、この部分の酸化膜容量
がＥＳＤ発生時の実質的な入力容量であると推定できる。なお、図１０（ｂ）には、第１
のコンタクト部４０は図示していない。

またＥＳＤ耐量の抵抗依存性については、コンタクト部の長さで抵抗を調整しているた
め、酸化膜容量部６０の面積が抵抗に対応して変化する。すなわち、ＥＳＤ耐量には、ゲ
ート容量に対する依存性ではなく、酸化膜容量部６０の面積依存性による抵抗依存が見ら
れると考えられる。

＜作用、効果＞
上記に対し、第１実施形態に係る半導体装置１００は、図１（ｂ）に示すように、引き
出し部３を設けている。この引き出し部３では、図２のＺ方向において、ゲート金属層５
の下に引き出し層８を設置し、第２のコンタクト部４１を形成している。つまり、第２の
コンタクト部４１にて、ゲート金属層５と引き出し層８が低抵抗に接続している。この引
き出し層８は外周部２の配線層６とは異なり、セル部１のゲート導電層７とは、接続して
いない。半導体装置１００は、第１のコンタクト部４０による低抵抗で接続する面積を増
やすことで、引き出し層８の下に位置する第２の酸化膜１９による酸化膜容量を増やして
いる。これにより、半導体装置１００では、ＥＳＤ耐量をかさ上げしている。図１（ｃ）
に示す酸化膜容量部６０は、ＥＳＤ時の実質的な入力容量を図示している。ただし、図１
（ｃ）には、第２のコンタクト部４１は図示していない。

さらに図７の回路図を用いて、説明を加える。図７は、第１の実施形態に係る半導体装
置１００の回路模式図である。ゲートパッドＧＰＡＤからゲート電位を入力し、ソースＳ
、ドレインＤを合わせて図示している。各トランジスタは、セル部１の有効セルに対応す
る。また、抵抗部５０及び酸化膜容量部６０も合わせて図示している。比較例に係る半導
体装置３００と同様に、ゲートパッドからセル部へゲート電位を入力する際に、抵抗部５
０を意図的に配置してノイズ対策をしている。ゲートパッドから、入力されたゲート電位
は、ゲート金属層５から第１のコンタクト部４０を介して、配線層６、ゲート導電層７、
内部セル１へと電位が伝えられる。

ゲートパッドにサージが入った場合、ゲートラインに抵抗部５０が存在することから、
図７の抵抗部５０の左側のゲート電位が上がる。しかし、入力容量部６０を有しているこ
とで、耐量を増やし、そこにぶら下がるゲート酸化膜（回路図におけるダイオード部）が
破壊されることを防ぐことが出来る。

同様に、図１０（ａ）及び図１１に示すように、半導体装置３００では、ゲートパッド
７０から入力されたゲート電位は、ゲート金属層５及び配線層６を経由する。このとき、
ゲート金属層５から、その直下の配線層６へは、第１のコンタクト部４０を介して電位が
与えられる。また、図１２のＸ軸方向において、配線層６とゲート導電層７は、一体とな
っており、電気的に接続されている。そのためゲート導電層７を介し、セル部１へ電位が
供給される。しかし、第１のコンタクト部４０の下の第１の酸化膜１８は、抵抗部５０に
より、電位がつりあがりやすく、破壊されやすい。

一方、図２に示すように半導体装置１００において、引き出し部３の引き出し層８は、
ゲート導電層７に直接接続していない。ゲートパッドから、入力されたゲート電位は、ゲ
ート金属層５、第１のコンタクト部４０、配線層６、ゲート導電層７、を介してセル部１
へと電位が与えられるが、ゲート金属層５から第１のコンタクト部４０を介して、引き出
し層８、第２の酸化膜１９にも電位が与えられる。半導体装置１００では、第１の酸化膜
１８だけでなく、第２の酸化膜１９もゲート容量とすることができる点で半導体装置３０
０と異なっている。これにより、ゲート電極からのサージによって第１の酸化膜１８が破
壊されるのを防ぐことができる。

以上により、半導体装置１００では、半導体装置内の抵抗を意図的に大きく設計するこ
とでスイッチング波形を緩やかにした場合でも、ＥＳＤ耐量を増加させることが可能とな
る。

また、図１（ａ）において、第１のコンタクト部４０は、Ｔ字型を用いて図示している
が、上下左右どの方向にコンタクト部を伸ばしてもよく、コンタクト部分を厚くしたり、
複数方向に伸ばしたり、長さや大きさを適宜変更してもよい。

（第１実施形態に係る第１変形例）
図８は、第１の実施形態の第１変形例に係る半導体装置２００の上面から見た透過イメ
ージ図である。また、図１１は、半導体装置３００の図２に対応する断面図である。

半導体装置２００は、フィールド酸化膜１６と第１の酸化膜１８の境界ラインであるフ
ィールド酸化膜境界部８０を半導体装置１００及び半導体装置３００の構造よりも狭めて
いる。言い換えると、半導体装置３００のフィールド酸化膜１６の図１０におけるＹ軸方
向の長さが半導体装置１００、半導体装置３００のフィールド酸化膜１６よりも長くなっ
ている。また、半導体装置２００の第１のコンタクト部４０は、フィールド酸化膜１６上
に設けられる。第１実施形態に係る半導体装置１００の場合、第１のコンタクト部４０を
形成する際に、エッチング時間の長さによって、コンタクト部が過剰にエッチングされる
ことになり、配線層６を突き破る恐れがある。しかし、第１変形例に係る半導体装置２０
０は、コンタクト部形成時にフィールド酸化膜１６によって、エッチングによる歩留まり
の低下を抑えることができる。

本発明の実施形態および変形例を説明したが、これらの実施形態および変形例は、例と
して提示したものであり、発明の範囲を限定することは意図していない。これら新規な実
施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない
範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、各要素
の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。こ
れらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に
記載された発明とその均等の範囲に含まれる。

１ セル部
２ 外周部
３ 引き出し部
４ ソース電極
５ ゲート金属層
６ 配線層
７ ゲート導電層
８ 引き出し層
９ ｎ^＋形（第１導電形）ドレイン領域
１０ ｎ⁻形半導体領域（第１半導体領域）
１１ ｐ形（第２導電形）ベース領域（第２半導体領域）
１２ ｎ^＋形ソース領域（第３半導体領域）
１３ ｐ^＋形コンタクト領域
１４ ゲート酸化膜
１５ 絶縁層間膜
１６ フィールド酸化膜
１７ 積層半導体領域
１８ 第１の酸化膜
１９ 第２の酸化膜
２０ ドレイン電極
４０ 第１のコンタクト部
４１ 第２のコンタクト部
５０ 抵抗部
６０ 酸化膜容量(入力容量)部
７０ ゲートパッド
８０ フィールド酸化膜境界部
１００ 本発明第１の実施形態に係る半導体装置
２００ 第１変形例に係る半導体装置
３００ 比較例に係る半導体装置

Claims (3)

1. セル部と、
   外周部と、
   引き出し部と、を有する半導体装置であって、
   前記セル部は、
   ドレイン金属層と、
   前記ドレイン金属層上に設けられた積層半導体層の一部と、
   前記積層半導体層上に設けられたゲート酸化膜と、
   前記ゲート酸化膜上に設けられたゲート導電層と、
   前記ゲート導電層上に絶縁層間膜を介して、設けられたソース電極と、を含み、
   前記積層半導体層は、
   前記ドレイン金属層上に設けられた第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
   前記第３半導体領域の表面に形成された第１導電型の高濃度拡散領域と、
   を含み、
   前記外周部は、
   前記ドレイン金属層と、
   前記積層半導体層の一部と、
   前記積層半導体層上に設けられ、前記ゲート酸化膜と電気的に接続する第１の酸化膜と
   、
   前記第１の酸化膜上に設けられた配線層と、
   前記配線層とは、絶縁層間膜を介して絶縁された状態で、前記絶縁層間膜上に設けられ
   たゲート金属層と、
   前記配線層と、前記ゲート金属層が接触する第１のコンタクト部と、
   前記配線層に形成された抵抗部と、
   前記積層半導体層に設けられたフィールド酸化膜と、
   を含み、
   前記引き出し部は、
   前記ドレイン金属層と、
   前記積層半導体層の一部と、
   前記積層半導体層に設けられた前記フィールド酸化膜と、
   前記絶縁層間膜と、
   前記積層半導体層上に設けられた第２の酸化膜と、
   前記第２の酸化膜上に設けられた引き出し層と、
   前記引き出し層上に設けられた前記ゲート金属層と、
   前記引き出し層が、前記ゲート金属層と接触する第２のコンタクト部と、
   を有す半導体装置。
2. 前記第２のコンタクト部は、前記フィールド酸化膜上に設けられた前記引き出し層に形
   成される請求項１に記載の半導体装置。
3. セル部と、
   外周部と、を有する半導体装置であって、
   前記セル部は、
   ドレイン金属層と、
   前記ドレイン金属層上に設けられた積層半導体層の一部と、
   前記積層半導体層上に設けられたゲート酸化膜と、
   前記ゲート酸化膜上に設けられたゲート導電層と、
   前記ゲート導電層上に絶縁層間膜を介して、設けられたソース電極と、を含み、
   前記積層半導体層は、
   前記ドレイン金属層上に設けられた第１導電形の第１半導体領域と、
   前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
   前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
   前記第３半導体領域の表面に形成された第１導電型の高濃度拡散領域と、
   を含み、
   前記外周部は、
   前記ドレイン金属層と、
   前記積層半導体層の別の一部と、
   前記積層半導体層上に設けられ、前記ゲート酸化膜と電気的に接続する第１の酸化膜と
   、
   前記第１の酸化膜上に設けられた配線層と、
   前記配線層とは、絶縁層間膜を介して絶縁された状態で、前記絶縁層間膜上に設けられ
   たゲート金属層と、
   前記配線層に形成された抵抗部と、
   前記積層半導体層に設けられたフィールド酸化膜と、
   前記配線層が、前記ゲート金属層と接触する第１のコンタクト部と、
   を含み、
   前記第１のコンタクト部は、前記フィールド酸化膜上に設けられた前記配線層に形成さ
   れる半導体装置。

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