JP5830669B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置、特に、高耐圧、大電流用に使用される、炭化珪素により構成されるパワー半導体デバイスに関する。
半導体デバイスは、従来、シリコン（Ｓｉ）基板を用いたものが主流であった。しかし近年、特にパワー半導体デバイス分野において、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の六方晶系半導体材料が注目され、開発が進められている。
パワー半導体デバイスは、高耐圧で且つ大電流を流す用途に用いられる半導体素子であり、低損失であることが望まれている。これに対し、炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて材料自体の絶縁破壊電圧が一桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても逆耐圧を維持することができる。そこで、ＳｉＣを用いると、デバイスの厚さを薄くすることができ、また、ドーピング濃度を高めることができる。従って、ＳｉＣは、オン抵抗が低く、高耐圧で低損失のパワー半導体デバイスを形成するための材料として期待されている。
また、従来のＳｉパワー半導体デバイスも含め、近年、過電流や過電圧からの保護機能を有したインテリジェントパワーデバイスが実用化されている。
特許文献１には、保護対象のトランジスタと同一基板上に、耐圧値が十分低いｐｎ接合型ダイオードを作り込むことにより、降伏電圧の正確な管理とチップの総面積の縮小を実現できることが記載されている。また、特許文献２にも、トレンチ構造を有する金属−酸化物−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transisitor：ＭＯＳＦＥＴ）において、トレンチ底部の酸化膜の絶縁破壊耐圧向上と、長期信頼性の確保とを目的とした構造が記載されている。これによると、トレンチＭＯＳＦＥＴ周辺部にメサ領域を形成した後、ｎ型及びｐ型のポリシリコンにて形成されたｐｎ接合型ダイオードを形成することにより、トレンチＭＯＳＦＥＴ部の耐圧よりもｐｎ接合型ダイオードの耐圧を低くすることができる。
また、特許文献３には、過電圧保護を目的として、スイッチング素子よりもｐｎ接合の曲率が小さく、耐圧値が低いｐｎ接合型のアバランシェ・ダイオードを同一基板上に形成することが記載されている。これによると、保護用ダイオードのアバランシェ電流の検出結果に基づき、スイッチング素子のゲート電位を制御することができる。
特開平６−３１０７２６号公報 特開２００９−１１１３２０号公報 特開平５−１８３１１４号公報
しかしながら、特許文献１及び２に記載の過電圧保護ダイオードの構成では、保護対象のスイッチング素子の保護はできるが、過電圧を検出してからゲート電位の制御をすることはできない。また、特許文献３に記載の過電圧保護用のアバランシェ・ダイオードの構成も、アバランシェ・ダイオードは過電圧に対して可逆的な耐圧特性を示すことから、瞬間的な電圧変動による過電圧については、確実に検出できるとは言えない。これにより、スイッチング素子の安全な制御に影響が生じる可能性がある。
以上に鑑みて、本開示の目的は、スイッチング素子を備える半導体装置において、過電圧の発生時にスイッチング素子のスイッチング動作を停止させるために、過電圧を確実に検出することが可能な半導体装置を提供することにある。
前記の目的を達成するために、本開示の半導体装置は、炭化珪素半導体基板と、炭化珪素半導体基板の主面上に配置された炭化珪素層と、炭化珪素半導体基板の一部及び炭化珪素層の一部を含むスイッチング素子部と、炭化珪素半導体基板の他の一部及び炭化珪素層の他の一部を含む過電圧検出センサ素子部とを備え、過電圧検出センサ素子部に含まれる炭化珪素半導体基板の主面の面積は、スイッチング素子部に含まれる炭化珪素半導体基板の主面の面積よりも小さく、スイッチング素子部は、炭化珪素層上に配置された第１の電極パッドと、第１の電極パッドを囲むように炭化珪素層に配置された第１の終端部と、第１の終端部上を覆い、炭化珪素層と接して配置された第１の絶縁膜とを有し、過電圧検出センサ素子部は、炭化珪素層上に配置された第２の電極パッドと、第２の電極パッドを囲むように炭化珪素層に配置された第２の終端部と、第２の終端部上を覆い、炭化珪素層と接して配置された第２の絶縁膜とを有し、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部における絶縁破壊電界強度は、第１の絶縁膜の絶縁破壊電界強度よりも小さい。
本開示の半導体装置によると、スイッチング素子を備える半導体装置において、過電圧の発生時にスイッチング素子のスイッチング動作を停止させるために、過電圧を確実に検出することができる。
（ａ）は本開示の一実施形態の半導体装置の平面構成を模式的に示す図であり、（ｂ）は図１（ａ）のIb-Ib線における断面を模式的に示す図であり、（ｃ）は図１（ａ）のIc-Ic線における断面を模式的に示す図である。 本開示の一実施形態の半導体装置におけるスイッチング素子部のＤＭＭＯＳＦＥＴ及び過電圧検出センサ素子部のｐｎ接合ダイオードについて、逆方向Ｉ−Ｖ特性の一例を表すグラフである。 （ａ）は、本開示の半導体装置の構成を検討するために試作したｐｎ接合ダイオードの平面構成を示す図であり、（ｂ）及び（ｃ）は、試作した二つのｐｎ接合ダイオードについて、図３（ａ）におけるIII-III線における断面を示す図である。 終端ガードリング領域上の保護絶縁膜を異なる材料によって試作したｐｎ接合ダイオードの逆方向Ｊ−Ｖ特性の一例を表すグラフである。 図１（ｂ）に示すスイッチング素子部の製造工程を説明するための図である。 図１（ｃ）に示す過電圧検出センサ素子部の製造工程を説明するための図である。 縦型ＤＭＯＳＦＥＴ構造を有する従来の半導体装置の平面構成を模式的に示す図である。 インダクタ負荷に接続されたスイッチング素子のスイッチング特性を評価するためのスイッチング評価回路である。 （ａ）は、外部ゲート抵抗（Ｒｇ）を４７Ωとした場合におけるターンオフ時のスイッチング波形であり、（ｂ）は、外部ゲート抵抗（Ｒｇ）を３Ωとした場合におけるターンオフ時のスイッチング波形である。
始めに、従来の縦型二重拡散ＭＯＳＦＥＴ（Double Diffused MOSFET：ＤＭＯＳＦＥＴ）を用いて、高速スイッチング（ターンオフ）時のドレイン−ソース間電位（Ｖｄｓ）の瞬間的な電位変動について説明する。
図７は、炭化珪素基板上に形成された縦型ＤＭＯＳＦＥＴ構造を有する従来の半導体装置５００を示す平面図である。図７に示すように、半導体装置５００は、ＤＭＯＳＦＥＴ領域５０１及び耐圧確保のための終端ガードリング領域５０２を備えている。ＤＭＯＳＦＥＴ領域５０１には、ＤＭＯＳＦＥＴのゲート端子及びソース端子がそれぞれ電気的に接続されたゲート電極パッド１１４ｇ及びソース電極パッド１１４ｓが配置されている。更に、図示していないが、ゲート電極パッド１１４ｇ及びソース電極パッド１１４ｓが配置されている面と反対側の面に、ドレイン電極が配置されている。
次に、図８は、インダクタ負荷（負荷Ｌ＝１ｍＨ）に接続されたスイッチング素子のスイッチング特性を評価するための一般的なスイッチング評価回路２００である。スイッチング評価回路２００には、ソース２１０ｓ、ドレイン２１０ｄ及びゲート２１０ｇを有するデバイス２１０が接続される。ゲート２１０ｇには外部ゲート抵抗Ｒｇが接続され、ゲートドライバ２２０及びゲートドライバ電源２２１によりデバイス２１０が駆動される。デバイス２１０のドレイン２１０ｄ側にはシャント抵抗２３０及びインダクタ負荷２４０が順に接続され、インダクタ負荷２４０に並列にダイオード２４１が接続されている。また、スイッチング評価回路２００は、並列に接続された放電抵抗２５１、容量２５２及び可変電源２５３を備えている。更に、電流計、電圧計等により必要な電流、電圧等を測定するようになっている。
このような回路構成により、例えば、デバイス２１０におけるターンオフ時のドレイン‐ソース間の電圧Ｖｄｓについてオーバーシュートを観測することができる。
また、図９（ａ）及び（ｂ）は、外部ゲート抵抗（Ｒｇ）を４７Ω及び３Ωとした場合のターンオフ時のスイッチング波形である。尚、Ｖｃｃ＝６００Ｖ、Ｉｄｓ＝２５Ａにて測定した。
図９からわかるように、半導体装置５００のターンオフ時に、半導体装置５００のドレイン‐ソース間の電圧Ｖｄｓについてオーバーシュートが見られる。Ｒｇ＝４７Ω（図９（ａ））の場合、Ｖｄｓのオーバーシュート電圧Ｖ1は、約１８１Ｖであり、オーバーシュート時間Ｔ1は約６０ｎｓである。これに対し、Ｒｇ＝３Ω（図９（ｂ））とすると、ターンオフ時のスイッチング時間が短く、すなわちｄＶｄｓ／ｄｔが大きくなることにより、オーバーシュート電圧Ｖ2が約４６６Ｖ、オーバーシュート時間Ｔ2が約３５ｎｓとなる。つまり、図９（ｂ）の場合、図９（ａ）の場合と比較して、より短時間で大きな過電圧が半導体装置５００に印加される。
尚、この測定において、オーバーシュートによる瞬間的な過電圧の印加に起因した半導体装置５００の破壊は認められなかった。しかし、このような過電圧が素子に対して繰り返し印加された場合、素子破壊のおそれがある。このようなことから、高速スイッチングに関する用途が期待されるＳｉＣパワー半導体デバイスにおいて、瞬間的な過電圧についても確実に検出できる機能を備えることが望ましい。
そこで、本開示の半導体装置は、炭化珪素半導体基板と、炭化珪素半導体基板の主面上に配置された炭化珪素層と、炭化珪素半導体基板の一部及び炭化珪素層の一部を含むスイッチング素子部と、炭化珪素半導体基板の他の一部及び炭化珪素層の他の一部を含む過電圧検出センサ素子部とを備え、過電圧検出センサ素子部に含まれる炭化珪素半導体基板の主面の面積は、スイッチング素子部に含まれる炭化珪素半導体基板の主面の面積よりも小さく、スイッチング素子部は、炭化珪素層上に配置された第１の電極パッドと、第１の電極パッドを囲むように炭化珪素層に配置された第１の終端部と、第１の終端部上を覆い、炭化珪素層と接して配置された第１の絶縁膜とを有し、過電圧検出センサ素子部は、炭化珪素層上に配置された第２の電極パッドと、第２の電極パッドを囲むように炭化珪素層に配置された第２の終端部と、第２の終端部上を覆い、炭化珪素層と接して配置された第２の絶縁膜とを有し、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部における絶縁破壊電界強度は、第１の絶縁膜の絶縁破壊電界強度よりも小さい。
このような半導体装置によると、半導体装置に過電圧が印加された場合、第２の絶縁膜の第２の終端部上の少なくとも一部において、優先的に絶縁破壊が生じる。これを利用することにより、過電圧検出センサ素子部において過電圧を検出することができる。絶縁膜の絶縁破壊は不可逆的であるから、瞬間的に発生した過電圧であっても確実に検出することができる。
この際、過電圧検出センサ素子部が絶縁破壊により導通状態となることによって電流が流れる。しかし、過電圧検出センサ素子部に含まれる炭化珪素半導体基板の主面の面積は、スイッチング素子部に含まれる炭化珪素半導体基板の主面の面積よりも小さいので、このとき過電圧検出センサ素子部に流れる電流は、スイッチング素子部において絶縁破壊が生じる場合に比べて小さい電流値となる。従って、過電圧検出センサ素子部を用いることにより、スイッチング素子部を用いる場合に比べて、より低電流で過電圧を検出することができる。
過電圧検出センサ素子部において過電圧が検出されると、オフ信号をスイッチング素子に入力することにより、スイッチング素子の動作を停止させることができる。これにより、半導体装置に印加された過電圧から、半導体装置内のスイッチング素子を保護することができる。
ここで、瞬間的な過電圧としては、例えば、スイッチング素子部を誘導性負荷の駆動に用いた場合に、スイッチング素子部のターンオフ時に生じる電圧のオーバーシュート等が挙げられる。
また、本開示の半導体装置において、第１の絶縁膜と、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部とは、異なる材料により構成されていても良い。
第２の絶縁膜のうち炭化珪素層と接する部分における少なくとも一部を構成する材料を、第１の絶縁膜を構成する材料に比べて絶縁電界強度が小さい材料とすることにより、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部における絶縁破壊電界強度を、第１の絶縁膜の絶縁破壊電界強度よりも小さくすることができる。
また、本開示の半導体装置において、炭化珪素層は、第１導電型の不純物を含み、第１の終端部及び第２の終端部は、炭化珪素層内に配置された、複数の第２導電型の不純物領域を有していても良い。
また、本開示の半導体装置において、第１の絶縁膜はシリコン酸化膜であり、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部はシリコン窒化膜であっても良い。
また、本開示の半導体装置において、スイッチング素子部は、炭化珪素層上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、第１の電極パッドとゲート電極とを電気的に絶縁する層間絶縁膜とを更に備え、スイッチング素子部及び過電圧検出センサ素子部は、第１の電極パッドの一部及び第２の電極パッドの一部上に配置された保護絶縁膜を更に備え、第１の絶縁膜はゲート絶縁膜であり、第２の絶縁膜は保護絶縁膜であっても良い。
また、本開示の半導体装置は、炭化珪素半導体基板の主面に垂直な方向から見て、略方形の形状を有し、スイッチング素子部は、炭化珪素半導体基板の主面に垂直な方向から見て、角部の丸められた略方形の形状を有し、過電圧検出センサ素子部は、スイッチング素子部の丸められた角部と、半導体装置の角部のうちスイッチング素子部の丸められた角部に最も近い角部との間の領域の少なくとも一部を含む位置に配置されていても良い。
スイッチング素子部の平面視形状を角部の丸められた略方形形状とすることにより、スイッチング素子部の角部が丸められていない場合に比べて、スイッチング素子部の丸められた角部と、半導体装置の角部のうちスイッチング素子部の丸められた角部に最も近い角部との間の領域が広くなる。そこで、この領域の少なくとも一部を含む位置に過電圧検出センサ素子部を配置することにより、半導体装置の面積の増加を抑制することができる。
また、本開示の半導体装置において、スイッチング素子部の第１の終端部により囲まれた領域に、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor：ＭＩＳＦＥＴ）又は絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）が配置され、過電圧検出センサ素子部の第２の終端部により囲まれた領域に、ｐｎ接合ダイオードが配置されていても良い。
このようにすると、ｐｎ接合ダイオードは、トランジスタに比べて端子数が少ないので、過電圧検出センサ素子部にトランジスタを用いる場合に比べて、過電圧検出センサ素子部の面積を小さくすることができる。また、ｐｎ接合ダイオードは、ショットキーバリアダイオードに比べてリーク電流が少ないので、過電圧検出センサ素子部にショットキーバリアダイオードを用いる場合に比べて、小さい電流で過電圧を検出することができる。
また、本開示の半導体装置において、第１の絶縁膜の絶縁破壊電界強度は８．５ＭＶ／ｃｍ以上であり、第２の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部における絶縁破壊電界強度は８．５ＭＶ／ｃｍ未満であっても良い。
また、本開示の半導体装置において、過電圧検出センサ素子部に含まれる炭化珪素半導体基板の主面の面積は、スイッチング素子部に含まれる炭化珪素半導体基板の主面の面積の１０００分の１以下であっても良い。
以下、図面を参照しながら、本発明の実施の形態を説明する。以下の図面においては、実質的に同一の機能を有する構成要素を同一の参照符号で示す場合がある。尚、本発明は以下の実施形態に限定されない。
図１（ａ）は、本開示の一実施形態の例示的半導体装置１００の模式的な平面図である。
図１（ａ）に示すように、半導体装置１００は、スイッチング素子部２０と、過電圧検出センサ素子部５０とが同じ炭化珪素（ＳｉＣ）半導体基板に設けられた構成を有する。本実施形態では、スイッチング素子部２０としてＤＭＯＤＦＥＴを用いている。スイッチング素子部２０としては、絶縁ゲートバイポーラトランジスタを用いても良い。本実施形態では、過電圧検出センサ素子部５０としてｐｎ接合ダイオード（ＰＮＤ）を用いている。
本実施形態の半導体装置１００の平面視形状は四角形形状を有している。スイッチング素子部２０には、素子のゲート端子及びソース端子にそれぞれ電気的に接続されたゲート電極パッド１４ｇ及びソース電極パッド１４ｓが設けられている。過電圧検出センサ素子部５０には、素子のアノード端子に電気的に接続されたアノード電極パッド１４ａが設けられている。ソース電極パッド１４ｓは本開示の半導体装置における第１の電極パッドに相当し、アノード電極パッド１４ａは本開示の半導体装置における第２の電極パッドに相当する。
また、本実施形態のスイッチング素子部２０は、炭化珪素半導体基板の主面に垂直な方向から見て、角の丸められた略方形の形状を有する。このようにすると、角部分における電界集中を緩和することができる。また、スイッチング素子部２０の丸められた角部分の外側において、半導体装置１００の基板上に空きができる。従って、この部分に過電圧検出センサ素子部５０を配置すると、基板の面積を広げること無く過電圧検出センサ素子部５０を配置できるので、半導体装置の小型化に有用である。
次に、図１（ｂ）は、図１（ａ）のIb-Ib線における断面、つまり、スイッチング素子部２０の一部の断面を示す図である。また、図１（ｃ）は、図（ａ）のIc-Ic線における断面、つまり、過電圧検出センサ素子部５０の一部の断面を示す図である。
図１（ｂ）及び（ｃ）に示すとおり、半導体装置１００は、第１導電型のＳｉＣ半導体基板１と、ＳｉＣ半導体基板１の主面上に配置され、ＳｉＣ半導体基板１よりも低いドーパント濃度を有する第１導電型の炭化珪素層２とを備えている。尚、ＳｉＣ半導体基板１は２層に図示されているが、これは、基板及びその上のバッファ層を示している。本明細書中において、これら２層を合わせて単にＳｉＣ半導体基板１と記す。これらの基板及びバッファ層はいずれもｎ型の層であり、不純物濃度については、基板の方がバッファ層よりも高い。更に、バッファ層の不純物濃度は、炭化珪素層２の不純物濃度よりも高い。
本実施形態では、一例として、第１導電型はｎ型であり、ＳｉＣ半導体基板１は六方晶炭化珪素により構成されている。ＳｉＣ半導体基板１の厚さは、例えば１００から３５０μｍである。ＳｉＣ半導体基板１のｎ型不純物の濃度は、例えば、８×１０18ｃｍ-3である。
炭化珪素層２は、ＳｉＣ半導体基板１の主面上にエピタキシャル成長された層である。炭化珪素層２は、例えば厚さが５から５０μｍであり、不純物濃度が１×１０15から２×１０17ｃｍ-3である。
更に、図１（ｂ）に示すように、スイッチング素子部２０は、ＤＭＯＳＦＥＴ領域２１と、その周囲に配置された終端ガードリング領域２２とを備えている。終端ガードリング領域２２は、本開示の半導体装置における第１の終端部に相当する。
ＤＭＯＳＦＥＴ領域２１において、ｎ型の炭化珪素層２の上部には、低濃度のｐ型不純物を含むボディ領域３ｂが配置されている。ボディ領域３ｂの上部には、高濃度のｎ型不純物を含むソース領域４ｓと、高濃度のｐ型不純物を含むボディコンタクト領域５ｂとが配置されている。
更に、ｎ型の炭化珪素層２の上部には、ボディ領域３ｂ及びソース領域４ｓの一部とそれぞれ重なるように、低濃度のｎ型不純物を含むＪＦＥＴ領域６ｊが形成されている。
また、ソース領域４ｓ及びボディコンタクト領域５ｂの上にまたがるように、ニッケル又はチタンと、シリコン及び炭素との化合物により構成される表面オーミック電極であるソース電極１１ｓが配置されている。
また、ｎ型の炭化珪素層２、ボディ領域３ｂ及びソース領域４ｓの表面には、チャネル層７が配置されている。ここで、チャネル層７は、ＳｉＣにより構成された、ｎ型の不純物を含むエピタキシャル層である。チャネル層７のうち、ボディ領域３ｂの上面に接する部分は、チャネル領域として機能する。
更に、チャネル層７の上に、ゲート絶縁膜８を介してゲート電極９が配置されている。ゲート電極９は、例えば、減圧化学的気相成長（Chemical Vapor Deposition：ＣＶＤ）法を用いて、リン等のｎ型不純物がドープされたポリシリコンにより形成されている。
尚、チャネル層７は終端ガードリング領域２２には形成されていないが、ゲート絶縁膜８は終端ガードリング領域２２にも形成されている。
また、ゲート電極９上及びゲート絶縁膜８上を覆い且つソース電極１１ｓ上に開口を有するように、層間絶縁膜１０が配置されている。層間絶縁膜１０上には、バリアメタル層１３を介して電極パッド１４であるソース電極パッド１４ｓ及びゲート電極パッド１４ｇが配置されている。バリアメタル層１３は、ソース電極１１ｓ上にも形成されており、例えばチタン、タンタル又はこれらの窒化物により構成される単層膜又は積層膜である。電極パッド１４は、アルミニウム、シリコン、チタン及び銅のいずれか一つ又はいくつかの合金により構成される。ソース電極パッド１４ｓは、層間絶縁膜１０に設けられたコンタクトホールを介して、ソース電極１１ｓに電気的に接続している。
また、終端ガードリング領域２２において、ｎ型の炭化珪素層２内に、低濃度のｐ型不純物を含む半導体リングにより構成される複数の電界緩和リング（Field Limited Ring：ＦＬＲ）３１が配置されている。ＦＬＲ３１上には、ゲート絶縁膜８及び層間絶縁膜１０が積層されている。
電極パッド１４の一部及び終端ガードリング領域２２における層間絶縁膜１０の上には、シリコン酸化物又はシリコン窒化物により構成される保護絶縁膜（パッシベーション膜）１５が配置されている。終端ガードリング領域２２におけるゲート絶縁膜８が、本開示の半導体装置における第１の絶縁膜に相当する。
保護絶縁膜１５上に、有機系塗布材料により構成される絶縁膜が配置されていてもよい。有機系塗布材料としては、例えば、ポリイミド、シリコーン等が挙げられる。
ｎ型のＳｉＣ半導体基板１の裏面、すなわち炭化珪素層２が配置された面とは反対側の面には、ニッケル又はチタンと、シリコン及び炭素との化合物により構成されるドレイン電極である裏面オーミック電極１２が配置されている。裏面オーミック電極１２上には、チタン、ニッケル、銀、金、白金等のいずれか一つにより構成される層又は複数により構成される積層膜として構成された裏面電極１６が設けられ、裏面オーミック電極１２と電気的に接続されている。
次に、図１（ｃ）に示すように、過電圧検出センサ素子部５０には、ダイオード領域５１と、終端ガードリング領域５２とが設けられている。終端ガードリング領域５２は、本開示の半導体装置における第２の終端部に相当する。
ダイオード領域５１には、ｎ型の炭化珪素層２の上部に、低濃度のｐ型不純物を含むアノード領域３ａと、高濃度のｐ型不純物を含むアノードコンタクト領域５ａとが配置されている。アノード領域３ａ及びアノードコンタクト領域５ａは、それぞれ、ＤＭＯＳＦＥＴ領域２１におけるボディ領域３ｂ及びボディコンタクト領域５ｂと同時に形成される。
また、終端ガードリング領域５２には、スイッチング素子部２０の終端ガードリング領域２２におけるＦＬＲ３１と同様に、低濃度のｐ型不純物を含む複数のＦＬＲ３２が配置されている。これらのＦＬＲ３１とＦＬＲ３２とは、半導体装置１００を平面視した場合の周囲長が異なる。ＦＬＲ３１とＦＬＲ３２とは、同一構造であっても良いし、異なる構造であっても良い。
アノードコンタクト領域５ａ上にはアノード電極１１ａが設けられ、その上にバリアメタル層１３を介してアノード電極パッド１４ａが設けられている。これらは、順に、スイッチング素子部２０のソース電極１１ｓ、バリアメタル層１３及びソース電極パッド１４ｓと同じ材料構成であってもよい。
尚、図１（ｃ）の例では、ダイオード領域５１のうちの終端ガードリング領域５２の付近において、アノードコンタクト領域５ａ及びアノード電極１１ａに覆われず、チャネル層７が配置されている部分を有する。但し、このような構造は必須ではない。
アノード電極パッド１４ａの一部及び終端ガードリング領域５２における炭化珪素層２の上には、シリコン窒化物により構成される保護絶縁膜（パッシベーション膜）１５が配置されている。終端ガードリング領域５２は、過電圧検出センサ素子部５０の全体において図１（ｃ）に示す構造であっても良いし、一部のみにおいて図１（ｃ）に示す構造であっても良い。終端ガードリング領域５２における保護絶縁膜１５が、本開示の半導体装置における第２の絶縁膜に相当する。
保護絶縁膜１５上に、有機系塗布材料により構成される絶縁膜が配置されていてもよい。有機系塗布材料としては、例えば、ポリイミド、シリコーン等が挙げられる。
過電圧検出センサ素子部５０におけるＳｉＣ半導体基板１の裏面の構成は、スイッチング素子部２０における構成と同じである。つまり、カソード電極である裏面オーミック電極１２と、これに電気的に接続された裏面電極１６とが配置されている。
次に、図２は、図１（ａ）から（ｃ）に示す半導体装置１００のスイッチング素子部２０のＤＭＯＳＦＥＴ及び過電圧検出センサ素子部５０のｐｎ接合ダイオードについて、それぞれ逆方向Ｉ−Ｖ特性の一例を示す図である。
ここで、ＤＭＯＳＦＥＴとｐｎ接合ダイオードとの面積比を２５００：１と設定している。また、スイッチング素子部２０の終端ガードリング領域２２上の層間絶縁膜１０は、テトラエトキシシラン（Tetraethoxysilane：ＴＥＯＳ）を原料として用いたプラズマＣＶＤ法により形成したシリコン酸化膜（以下、ＴＥＯＳ膜と略称する）であり、保護絶縁膜１５はプラズマＣＶＤ法により形成したシリコン窒化膜である。層間絶縁膜１０の膜厚は約１μｍであり、保護絶縁膜１５の膜厚は約１．６μｍである。過電圧検出センサ素子部５０の終端ガードリング領域５２上の保護絶縁膜１５は、スイッチング素子部２０の終端ガードリング領域２２上の保護絶縁膜１５と同一の構造を有している。
ＤＭＯＳＦＥＴ及びｐｎ接合ダイオードにおける絶縁破壊電圧は、それぞれ、約１４５０Ｖ及び約１３５０Ｖであった。このことから、過電圧検出センサ素子部５０におけるｐｎ接合ダイオードに比べて、１００Ｖ程度、スイッチング素子部２０におけるＤＭＯＳＦＥＴの方が高耐圧になっている。そこで、ソース電極パッド１４ｓとアノード電極パッド１４ａとを電気的に接続し、スイッチング素子部２０と過電圧検出センサ素子部５０とが並列に接続された状態にて半導体装置１００を使用する。これにより、過電圧検出センサ素子部５０におけるｐｎ接合ダイオードの絶縁破壊電圧を超える過電圧が発生した場合、過電圧検出センサ素子部５０におけるｐｎ接合ダイオードが絶縁破壊を起こす。従って、例えば、過電圧検出センサ素子部５０のｐｎ接合ダイオードに流れる電流値が所定値を超えたことを検出することにより、過電圧の発生を検出することができる。
更に、ＤＭＯＳＦＥＴに比べて、ｐｎ接合ダイオードの面積を充分に小さく設計しているので、過電圧検出センサ素子部５０のｐｎ接合ダイオードにおける絶縁破壊電圧直前のリーク電流は、スイッチング素子部２０のＤＭＯＳＦＥＴに比べて１桁程度小さい。このため、過電圧検出センサ素子部５０におけるｐｎ接合ダイオードは、スイッチング素子部２０におけるＤＭＯＳＦＥＴよりも小さい電流にて絶縁破壊を検出することができる。従って、過電圧検出センサ素子部５０を用いて過電圧を検出することにより、スイッチング素子部２０を用いる場合に比べて、小さい電流において過電圧を検出することができる。
また、図２に示すように、スイッチング素子部２０については絶縁破壊電圧に達した後にそのままリーク電流が増加するのに対し、過電圧検出センサ素子部５０については絶縁破壊電圧を超えると電圧が低下するＩ−Ｖ特性となっている。
これは、スイッチング素子部２０では可逆的な絶縁破壊が発生しているのに対して、過電圧検出センサ素子部５０では、終端ガードリング領域５２上の保護絶縁膜１５が不可逆的に絶縁破壊しているからである。
以上の結果から、過電圧検出センサ素子部５０における終端ガードリング領域５２上の保護絶縁膜１５の絶縁破壊電界強度は約８．５ＭＶ／ｃｍと推定される。また、スイッチング素子部２０におけるガードリング領域２２上のゲート絶縁膜８、層間絶縁膜１０及び保護絶縁膜１５の積層膜は、終端ガードリング領域５２上の保護絶縁膜１５よりも約１００Ｖ高い電圧においても絶縁破壊していない。
このように、過電圧検出センサ素子部５０における逆方向Ｉ−Ｖ特性は、保護絶縁膜１５の絶縁破壊によって不可逆的に変化する。従って、半導体装置１００における瞬間的な過電圧についても確実に検知することができる。
次に、半導体装置１００における過電圧検出センサ素子部５０のｐｎ接合ダイオードについて検討するために、層間絶縁膜１０を形成した場合及び形成しない場合のｐｎ接合ダイオードをそれぞれ試作し、逆方向Ｊ−Ｖ特性を評価した。
図３（ａ）は、試作したｐｎ接合ダイオードの平面構成を示す図であり、図３（ｂ）及び（ｃ）は、順に、層間絶縁膜１０を形成した場合及び形成しない場合の図３（ａ）のIII-III線における断面を示す図である。
図３（ｃ）に示すｐｎ接合ダイオードを含む構造は、チャネル層７を有していない点を除いて、図１（ｃ）に示した過電圧検出センサ素子部５０と同様である。また、図３（ｂ）に示す構造は、図３（ｃ）に示す構造に対し、炭化珪素層２上で且つ保護絶縁膜１５の下に、層間絶縁膜１０を追加した構造である。いずれの場合も、層間絶縁膜１０及び保護絶縁膜１５は、順に、ＴＥＯＳ膜（膜厚約１μｍ）及びシリコン窒化膜（膜厚約１．６μｍ）である。また、これらのｐｎ接合ダイオードのチップサイズは、０．５ｍｍ平方である。
図４は、図３（ａ）から（ｃ）にて示したｐｎ接合ダイオードについて、逆方向Ｊ−Ｖ特性評価結果の一例を示す。尚、縦軸のリーク電流密度（Ｊｒ）は、ダイオード領域５１の実効面積によって規格化している。
図４に示すように、面積換算したリーク電流密度によって比較すると、層間絶縁膜１０（ＴＥＯＳ膜）が無い図３（ｃ）の場合に、層間絶縁膜１０がある図３（ｂ）の場合に比べてリーク電流密度が高い。特に、１０００Ｖ以上の高電圧領域において、２桁以上も高くなっている。
このことから、図１（ａ）から（ｃ）の本実施形態の半導体装置１００において、スイッチング素子部２０に対して過電圧検出センサ素子部５０の絶縁破壊時のリーク電流を小さくするためには、スイッチング素子部２０の面積に対する過電圧検出センサ素子部５０の面積比を約１０００分の１以下とすればよいことが分かった。本実施形態の例では、スイッチング素子部２０の面積に対する過電圧検出センサ素子部５０の面積比を２５００分の１としている。
尚、本実施形態では、層間絶縁膜１０の有無により、スイッチング素子部２０の終端ガードリング領域２２上の絶縁膜である層間絶縁膜１０と、過電圧検出センサ素子部５０の終端ガードリング領域５２上の絶縁膜である保護絶縁膜１５との絶縁破壊電界強度を異なる値としている。このように、絶縁膜の材料の違いによって絶縁破壊電界強度を異なる値にすることができる。
また、過電圧検出センサ素子部５０の終端ガードリング領域５２上の絶縁膜のうち炭化珪素層と接する部分の少なくとも一部において、スイッチング素子部２０の終端ガードリング領域２２上の絶縁膜よりも絶縁破壊電界強度が小さくなっていれば良い。つまり、図１（ａ）のIc-Ic線に対応する部分では図１（ｂ）に示す構造であり、過電圧検出センサ素子部５０の他の箇所の終端ガードリング領域５２上では図１（ｂ）と同様に層間絶縁膜１０を有する構造となっていても良い。この場合も、Ic-Ic線の部分において絶縁膜の絶縁破壊が起こるので、本実施形態の半導体装置１００の効果が実現する。ただし、過電圧検出センサ素子部５０の全体において図１（ｃ）の構造とすることも可能である。
一例として、スイッチング素子部２０の終端ガードリング領域２２上の絶縁膜は８．５ＭＶ／ｃｍ以上の絶縁破壊電界強度を有しており、過電圧検出センサ素子部５０の終端ガードリング領域５２上の絶縁膜は８．５ＭＶ／ｃｍ未満の絶縁破壊電界強度を有していても良い。
また、過電圧検出センサ素子部５０の終端ガードリング領域５２上の絶縁膜の膜厚は、例えば１μｍ以上であることが望ましい。
半導体装置１００は、例えば６００Ｖ程度にて動作させる。また、ＣＶＤ法により形成される酸化膜の絶縁破壊電界強度は６から７ＭＶ／ｃｍ程度である。従って、半導体装置の動作電圧が６００Ｖであって、ＣＶＤ法により形成される酸化膜を絶縁膜として用いる場合、動作電圧において絶縁膜の絶縁破壊が生じないようにするために、絶縁膜の膜厚は１μｍ以上であることが望ましい。絶縁膜の種類、動作電圧等が異なる場合も、同様にして望ましい絶縁膜の膜厚等を定めることができる。
次に、図５（ａ）から（ｅ）及び図６（ａ）から（ｅ）を参照して、半導体装置１００の製造方法について説明する。図５（ａ）から（ｅ）は図１（ｂ）に示すスイッチング素子部２０の製造工程、図６（ａ）から（ｅ）は図１（ｃ）に示す過電圧検出センサ素子部５０の製造工程を示す図であり、それぞれの（ａ）から（ｅ）は同一工程を示している。例えば、図５（ａ）と図６（ａ）とは同一工程を示している。
まず、ＳｉＣ半導体基板１として、ｎ型４Ｈ−ＳｉＣ（０００１）基板を用意する。これは、例えば、＜１１−２０＞方向に８°又は４°オフカットされ、ｎ型不純物濃度が１×１０18から５×１０19ｃｍ-3程度の基板である。
次に、図５（ａ）及び図６（ａ）に示すように、ＳｉＣ半導体基板１の主面上に、エピタキシャル成長により、ｎ型の炭化珪素層２を形成する。この際、例えば、キャリアガスを水素（Ｈ2）、ドーパントガスを窒素（Ｎ2）として、シラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）を用い、熱ＣＶＤ法によって、厚さ５から５０μｍ、ドーパント濃度１×１０15から２×１０17ｃｍ-3程度の炭化珪素膜を堆積する。
次に、スイッチング素子部２０では、炭化珪素層２に対し、低濃度のｐ型不純物を含むボディ領域３ｂ及びＦＬＲ３１、高濃度のｎ型不純物を含むソース領域４ｓ、高濃度のｐ型不純を含むボディコンタクト物領域５ｂ、並びに低濃度のｎ型不純物を含むＪＦＥＴ領域６ｊをそれぞれ形成する。過電圧検出センサ素子部５０では、炭化珪素層２に対し、低濃度のｐ型不純物を含むアノード領域３ａ及びＦＬＲ３２、高濃度のｎ型不純物を含むアノードコンタクト領域５ａをそれぞれ形成する。このために、各領域を規定するマスクを炭化珪素層２の上に設けた後、炭化珪素層２に対して、ｎ型であれば窒素又はリン、ｐ型であればアルミニウム又はボロンのイオン注入を行う。ここで、イオン注入のマスクとしては、例えばシリコン酸化物により構成されるマスクを用いることができる。これにより、炭化珪素層２の表面付近に、それぞれ所定の深さを有する不純物領域が形成される。この際のイオン注入は、例えば、注入エネルギーを３０から７００ｋｅＶとして一回又は複数回に分けて行い、基板の温度は室温から５００℃とする。各不純物領域の深さは、例えば０．１から１μｍである。
次に、各層・領域の形成されたＳｉＣ半導体基板１について、１０００℃以上、ここでは１７００℃前後の温度にて活性化アニールを行うことにより、注入された各不純物を活性化させる。
次に、図５（ｂ）及び図６（ｂ）に示すように、ＤＭＯＳＦＥＴ領域２１及びダイオード領域５１の炭化珪素層２上に、チャネル層７を形成する。チャネル層７の形成には、例えば、キャリアガスを水素（Ｈ2）、ドーパントガスを窒素（Ｎ2）として、原料ガスとしてシラン（ＳｉＨ4）及びプロパン（Ｃ3Ｈ8）を用いる。
更に、例えば、炭化珪素層２の表面の熱酸化により、シリコン酸化膜により構成されるゲート絶縁膜８を形成する。このためには、例えば、各層の形成されたＳｉＣ半導体基板１を石英管中にて保持し、酸素を流量２．５（ｌ／ｍｉｎ）にて石英管中に導入しながら、石英管中を１１８０℃に保つ。これにより、チャネル層７を含むＳｉＣ半導体基板１上に、膜厚が約６０ｎｍの熱酸化膜が形成される。
次に、減圧ＣＶＤ法により、膜厚５００ｎｍ程度のＰｏｌｙ−Ｓｉ膜を形成する。続いて、例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）等を用いて、Ｐｏｌｙ−Ｓｉ膜のうちのコンタクトホール及びその周辺に対応する部分を除去することにより、ゲート電極９を形成する。更に、ＳｉＣ半導体基板１上の全面を覆うように層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば、ＣＶＤ法により堆積されたＳｉ酸化膜であり、その厚さはたとえば０．５から１μｍである。
次に、図５（ｃ）及び図６（ｃ）に示すように、ＲＩＥ等によって、層間絶縁膜１０を貫通してチャネル層７の一部を露出させるコンタクトホールを形成する。この際、同時に、図６（ｃ）に示すように、過電圧検出センサ素子部５０における一部又は全ての領域の層間絶縁膜１０を除去する。
次に、図５（ｄ）及び図６（ｄ）に示す工程を行う。まず、図５（ｃ）及び図６（ｃ）の工程にて露出したチャネル層７上に、電子線（Electron Beam：ＥＢ）蒸着又はスパッタ等の方法によりニッケル又はチタン等の膜を堆積する。この際、表面オーミック電極１１の膜厚を５０ｎｍ以上確保するために、ニッケル又はチタン等の膜を１００ｎｍ以上堆積するのが望ましい。
続いて、堆積したチタン、ニッケル等の膜をパターニングした後、窒素、アルゴン等の不活性ガス中にて１分以上の熱処理を行う。この熱処理により、チタン、ニッケル等の金属が、チャネル層７のシリコン及び炭素と化合物を形成する。これにより、ＤＭＯＳＦＥＴ領域２１のソース領域４ｓ及びボディコンタクト領域５ｂ、ダイオード領域５１のアノードコンタクト領域５ａとオーミック接触する表面オーミック電極であるソース電極１１ｓ及びアノード電極１１ａが形成される。尚、熱処理は、ニッケル又はチタンがシリサイド反応し、且つ、層間絶縁膜１０の変形やその材料の変質を避けるために、８５０℃以上で且つ１０００℃以下とするのが望ましい。
更に、これと同時又はこの後に、ＳｉＣ半導体基板１の裏面に、表面オーミック電極と同様の方法にて、ニッケル又はチタンと、シリコン及び炭素との化合物により構成される裏面オーミック電極１２を形成する。裏面オーミック電極１２は、スイッチング素子部２０においてはドレイン電極、過電圧検出センサ素子部５０ではカソード電極として機能する。ドレイン電極及びカソード電極は、同一主面上において互いに電気的に接続されている。
次に、図５（ｅ）及び図６（ｅ）に示す工程を行う。まず、スイッチング素子部２０の層間絶縁膜１０及びソース電極１１ｓ、過電圧検出センサ素子部５０のアノード電極１１ａ上に、膜厚５０から１００ｎｍ程度のバリアメタル層１３と、膜厚３μｍ以上の電極パッド１４を形成する。バリアメタル層１３及び電極パッド１４の形成は、ＥＢ蒸着又はスパッタ等の方法による堆積と、通常のフォトリソグラフィー及びエッチングによるパターニングを用いて行う。
ここで、バリアメタル層１３は、例えば、チタン、タンタル又はこれらの窒化物により構成される単層膜又はその複数種類により構成される積層膜である。また、電極パッド１４は、例えば、アルミニウム、シリコン、チタン及び銅のいずれか一つ、又は、これらのいくつかの合金によって形成されている。
更に、ＳｉＣ半導体基板１の表面上に保護絶縁膜（パッシベーション膜）１５を形成すると共に、裏面上に裏面電極１６を形成する。
保護絶縁膜１５は、例えば、ＣＶＤ法により堆積されたＳｉの酸化膜又は窒化膜であり、膜厚は１から３μｍである。尚、保護絶縁膜１５を形成した後、スイッチング素子部２０のソース電極パッド１４ｓ及び過電圧検出センサ素子部５０のアノード電極パッド１４ａを規定するマスクを形成し、当該マスクを用いたＲＩＥ等により、ソース電極パッド１４ｓ及びアノード電極パッド１４ａを露出させる。図６（ｅ）に示すように、終端ガードリング領域５２の炭化珪素層２上には、保護絶縁膜１５が直接接した構造となる。
裏面電極１６は、チタン、ニッケル、銀、金又は白金等により構成される単層膜又は積層膜であり、ＥＢ蒸着又はスパッタ等により形成される。裏面電極１６の膜厚は、例えば１から３μｍである。
以上のように、スイッチング素子部２０の終端ガードリング領域２２上と過電圧検出センサ素子部５０の終端ガードリング領域５２上とにおいて異なる構成の絶縁膜を有する半導体装置１００が、簡易な工程により形成される。具体的には、図５（ｃ）及び図６（ｃ）に示す工程において、スイッチング素子部２０におけるコンタクトホールの形成と同時に、過電圧検出センサ素子部５０において層間絶縁膜１０を除去することにより、終端ガードリング領域２２上と終端ガードリング領域５２上とにおいて異なる構成の絶縁膜を有する半導体装置１００が実現される。従って、製造工程及びコストの増加を招くこと無く、本実施形態の半導体装置１００を製造することができる。
本開示の半導体装置は、車載用、産業機器用等の電力変換器等において用いられる半導体パワーデバイス等に有用である。
１ ＳｉＣ半導体基板
２ 炭化珪素層
３ａ アノード領域
３ｂ ボディ領域
４ｓ ソース領域
５ａ アノードコンタクト領域
５ｂ ボディコンタクト領域
６ｊ ＪＦＥＴ領域
７ チャネル層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ａ アノード電極
１１ｓ ソース電極
１２ 裏面オーミック電極
１３ バリアメタル層
１４ 電極パッド
１４ａ アノード電極パッド
１４ｇ、１１４ｇ ゲート電極パッド
１４ｓ、１１４ｓ ソース電極パッド
１５ 保護絶縁膜（パッシベーション膜）
１６ 裏面電極
２０ スイッチング素子部
２１、５０１ ＤＭＯＳＦＥＴ領域
２２、５２、５０２ 終端ガードリング領域
３１、３２ 電界緩和リング（ＦＬＲ）
５０ 過電圧検出センサ素子部
５１ ダイオード領域
１００、５００ 半導体装置
２００ スイッチング評価回路
２１０ デバイス
２１０ｇ ゲート
２１０ｄ ドレイン
２１０ｓ ソース
２２０ ゲートドライバ
２２１ ゲートドライバ電源
２３０ シャント抵抗
２４０ インダクタ負荷
２４１ ダイオード
２５１ 放電抵抗
２５２ 容量
２５３ 可変電源

Claims (9)

  1. 炭化珪素半導体基板と、
    前記炭化珪素半導体基板の主面上に配置された炭化珪素層と、
    前記炭化珪素半導体基板の一部及び前記炭化珪素層の一部を含むスイッチング素子部と、
    前記炭化珪素半導体基板の他の一部及び前記炭化珪素層の他の一部を含む過電圧検出センサ素子部とを備え、
    前記過電圧検出センサ素子部に含まれる前記炭化珪素半導体基板の前記主面の面積は、前記スイッチング素子部に含まれる前記炭化珪素半導体基板の前記主面の面積よりも小さく、
    前記スイッチング素子部は、前記炭化珪素層上に配置された第１の電極パッドと、前記第１の電極パッドを囲むように前記炭化珪素層に配置された第１の終端部と、前記第１の終端部上を覆い、前記炭化珪素層と接して配置された第１の絶縁膜とを有し、
    前記過電圧検出センサ素子部は、前記炭化珪素層上に配置された第２の電極パッドと、前記第２の電極パッドを囲むように前記炭化珪素層に配置された第２の終端部と、前記第２の終端部上を覆い、前記炭化珪素層と接して配置された第２の絶縁膜とを有し、
    前記第２の絶縁膜のうち前記炭化珪素層と接する部分の少なくとも一部における絶縁破壊電界強度は、前記第１の絶縁膜の絶縁破壊電界強度よりも小さい半導体装置。
  2. 請求項１において、
    前記第１の絶縁膜と、前記第２の絶縁膜のうち前記炭化珪素層と接する部分の前記少なくとも一部とは、異なる材料により構成されている半導体装置。
  3. 請求項１又は２において、
    前記炭化珪素層は、第１導電型の不純物を含み、
    前記第１の終端部及び前記第２の終端部は、前記炭化珪素層内に配置された、複数の第２導電型の不純物領域を有する半導体装置。
  4. 請求項１から３のいずれか一つにおいて、
    前記第１の絶縁膜はシリコン酸化膜であり、
    前記第２の絶縁膜のうち前記炭化珪素層と接する部分の前記少なくとも一部はシリコン窒化膜である半導体装置。
  5. 請求項１から４のいずれか一つにおいて、
    前記スイッチング素子部は、
    前記炭化珪素層上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記第１の電極パッドと前記ゲート電極とを電気的に絶縁する層間絶縁膜とを更に備え、
    前記スイッチング素子部及び前記過電圧検出センサ素子部は、
    前記第１の電極パッドの一部及び前記第２の電極パッドの一部上に配置された保護絶縁膜を更に備え、
    前記層間絶縁膜は前記ゲート電極上に配置されており、
    前記第１の電極パッドは前記層間絶縁膜上に配置されており、
    前記第１の絶縁膜は前記ゲート絶縁膜であり、
    前記第２の絶縁膜は前記保護絶縁膜である半導体装置。
  6. 請求項１から５のいずれか一つにおいて、
    前記半導体装置は、前記炭化珪素半導体基板の前記主面に垂直な方向から見て、略方形の形状を有し、
    前記スイッチング素子部は、前記炭化珪素半導体基板の前記主面に垂直な方向から見て、角部の丸められた略方形の形状を有し、
    前記過電圧検出センサ素子部は、前記スイッチング素子部の前記丸められた角部と、前記半導体装置の角部のうち前記スイッチング素子部の前記丸められた角部に最も近い角部との間の領域の少なくとも一部を含む位置に配置されている半導体装置。
  7. 請求項１から６のいずれか一つにおいて、
    前記スイッチング素子部の前記第１の終端部により囲まれた領域に、金属−絶縁体−半導体電界効果トランジスタ又は絶縁ゲートバイポーラトランジスタが配置され、
    前記過電圧検出センサ素子部の前記第２の終端部により囲まれた領域に、ｐｎ接合ダイオードが配置されている半導体装置。
  8. 請求項１から７のいずれか一つにおいて、
    前記第１の絶縁膜の絶縁破壊電界強度は８．５ＭＶ／ｃｍ以上であり、
    前記第２の絶縁膜のうち前記炭化珪素層と接する部分の前記少なくとも一部における絶縁破壊電界強度は８．５ＭＶ／ｃｍ未満である半導体装置。
  9. 請求項１から８のいずれか一つにおいて、
    前記過電圧検出センサ素子部に含まれる前記炭化珪素半導体基板の前記主面の面積は、前記スイッチング素子部に含まれる前記炭化珪素半導体基板の前記主面の面積の１０００分の１以下である半導体装置。
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