JP2836816B2 - 分周器回路 - Google Patents
分周器回路Info
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- JP2836816B2 JP2836816B2 JP62166482A JP16648287A JP2836816B2 JP 2836816 B2 JP2836816 B2 JP 2836816B2 JP 62166482 A JP62166482 A JP 62166482A JP 16648287 A JP16648287 A JP 16648287A JP 2836816 B2 JP2836816 B2 JP 2836816B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電界効果トランジスタを用いて構成された、
高速でかつ回路構成が簡単で、低消費電力な分周器回路
で基本的なデジタル電子回路に関するものである。 〔従来の技術〕 第２図は従来の分周器の回路図である。（参考資料、
高田、他、“GaAsLSCFL7.5GHz分周器”、信学会技術研
究報告、半導体トランジスタ研究会、SSD84−116、pp97
〜104、1985） 図においてＣ、は入力、Ｑ、は出力、Vcs、Vss、
Ｇは電源を示す。電界効果トランジスタT1のドレインは
抵抗R1、電界効果トランジスタT5のゲート、電界効果ト
ランジスタT9のドレインに接続され、電界効果トランジ
スタT1のゲートは出力端子、電界効果トランジスタT
7′のソースを、電界効果トランジスタT2′のドレイ
ン、電界効果トランジスタT9′のゲートに接続され、電
界効果トランジスタT1のソースは、電界効果トランジス
タT2のソースを、電界効果トランジスタT3のドレインに
接続され、電界効果トランジスタT2のドレインは抵抗R
2、電界効果トランジスタT7のゲート、電界効果トラン
ジスタT10のドレインに接続され、電界効果トランジス
タT2のゲートは出力Ｑは、電界効果トランジスタT5′の
ソース、電界効果トランジスタT6′のドレイン、電界効
果トランジスタT10′のゲートに接続され、電界効果ト
ランジスタT3のゲートは入力Ｃ、電界効果トランジスタ
T11′のソースに接続され、電界効果トランジスタT3の
ソースは電界効果トランジスタT4のドレイン、電界効果
トランジスタT11のソースに接続され、電界効果トラン
ジスタT4′のゲートは電源Vcs、電界効果トランジスタT
6のゲート、電界効果トランジスタT8のゲート、電界効
果トランジスタT4のゲート電界効果トランジスタT6′の
ゲート、電界効果トランジスタT8′のゲートに接続さ
れ、電界効果トランジスタT4のソースは電源Vss、電界
効果トランジスタT6のソース、電界効果トランジスタT8
のソース、電界効果トランジスタT4′ソース、電界効果
トランジスタT6′のソース、電界効果トランジスタT8′
のソースに接続され、電界効果トランジスタT5のドレイ
ンは電源Ｇ、抵抗R1、抵抗R2、電界効果トランジスタT7
のドレイン、抵抗R1′、抵抗R2′、電界効果トランジス
タT5′のドレイン、電界効果トランジスタT7′のドレイ
ンに接続され、電界効果トランジスタT5のソースは電界
効果トランジスタT6のドレイン、電界効果トランジスタ
T10のゲート電界効果トランジスタT1′のゲートに接続
され、電界効果トランジスタT7のソースは電界効果トラ
ンジスタT8のドレイン、電界効果トランジスタT9のゲー
ト、電界効果トランジスタT2′のゲートに接続され、電
界効果トランジスタT9のソースは電界効果トランジスタ
T10のソース、電界効果トランジスタT11のドレインに接
続され、電界効果トランジスタT11のゲートは入力Ｃ、
電界効果トランジスタT3′のゲートに接続され、電界効
果トランジスタT1′のドレインは抵抗R1′、電界効果ト
ランジスタT5′のゲート、電界効果トランジスタT9′の
ドレインに接続され、電界効果トランジスタT1′のソー
スは電界効果トランジスタT2′のソース、電界効果トラ
ンジスタT3′のドレインに接続され、電界効果トランジ
スタT2′のドレインは抵抗R2′、電界効果トランジスタ
T7′ゲート、電界効果トランジスタT10′のドレインに
接続され、電界効果トランジスタT10′のソース、電界
効果トランジスタT11′のドレインに接続されている。 この回路は、鎖線の左側の前段１と、右側の後段２は
全く同じ繰り返しである。すなわち電界効果トランジス
タT1〜T11が前段１を構成し、電界効果トランジスタT
1′〜T11′が後段２を構成する。この回路は鎖線の左側
の前段１と右側の後段２は全く同じ回路の繰り返しであ
る。前段１のトランジスタT5とT6のソースの電圧が、後
段２のトランジスタT1′とT2′のゲートに印加され、後
段２のトランジスタT5′とT6′のソースの電圧が前段１
のトランジスタT1とT2のゲートに印加し帰還された、ラ
ツチ型のフリツプフロツプ２段で構成された回路であ
る。２個の互いに逆相の信号を入力Ｃ、に印加する
と、フリツプフロツプ動作により1/2に分周されて出力
端子Ｑ、に出力を得ることができる。 〔発明が解決しようとする問題点〕 この従来のラツチ型のフリツプフロツプ２段で構成さ
れた回路は、その動作周波数がゲート２段分で決まる。
すなわちインバータ１段の遅延時間をtpdとすれば、動
作周波の数は約1/2tpdになる。第３図Ｂにこの分周波器
回路の感度特性のシミユレーション結果を示すが、その
最高動作周波数は9.5GHzであつた。この分周器回路は構
成素子数が多く回路が複雑であり、消費電力も大きいと
いう欠点を有していた。 〔問題点を解決するための手段〕 本発明はインバータ回路、ソースフオロア回路と、複
数の伝達ゲート回路で構成されており動作周波数がゲー
ト１段分で決まる簡単な回路を提供した。 〔実施例〕 第１図は本発明による実施例の分周器の回路図を示
す。 インバータ回路とソースフオロア回路と第１ならびに
第２伝達ゲート回路より構成される分周器回路におい
て、 （イ） 前記インバータ回路は、 第１負荷抵抗RL1、第２負荷抵抗RL2の一端をそれぞれ
に０ないし複数個のレベルシフトダイオードを経て電源
Ｇ′に接続し、 第１電界効果トランジスタQ1のドレインを第１負荷抵
抗RL1他端に接続し、 第２電界効果トランジスタQ2のドレインを第２負荷抵
抗RL2の他端に接続し、 第３電界効果トランジスタQ3のドレイン第１及び第２
電界効果トランジスタQ1及びQ2のソースに、ゲートを電
源Vcs′に、ソースを電源Vss′に接続し、 （ロ） 前記ソースフオロア回路は、 第６電界効果トランジスタQ6のドレインを電源Ｇ′
に、ゲートを第４電界効果トランジスタQ4のソースまた
はドレインに接続し、 第７電界効果トランジスタQ7のドレイン０ないし複数
個のレベルシフトダイオードを経て第６電界効果トラン
ジスタQ6のソースに、ゲートを電源Vcs′に、ソースを
電源Vss′に接続し、 第８電界効果トランジスタQ8のドレイン電源Ｇ′に、
ゲートを第５電界効果トランジスタQ5のソースまたはド
レインに接続し、 第９電界効果トランジスタQ9のドレインを０ないし複
数個のレベルシフトを経て第８電界効果トランジスタQ8
のソースに、ゲートを電源Vcs′に、ソースを電源Vss′
に接続し、 （ハ） 前記第１伝達ゲート回路は、 第４電界効果トランジスタQ4のドレインまたはソース
を第１電界効果トランジスタQ1のドレインに、ゲートを
第１の入力Ｃ′に接続し、 第５電界効果トランジスタQ5のドレインまたはソース
を２電界効果トランジスタQ2のドレインに、ゲートを第
１の入力Ｃ′に接続し、 （ニ） 前記第２伝達ゲート回路は、 第10電界効果トランジスタQ10のドレインまたはソー
スを第７電界効果トランジスタQ7のドレインに、ゲート
を第２の入力′に、ソースまたはドレインを第１電界
効果トランジスタQ1のゲートに接続し、 第11電界効果トランジスタQ11のドレインまたはソー
スを第９電界効果トランジスタQ9のドレインに、ゲート
を第２の入力′に、ソースまたはドレインに第２電界
効果トランジスタQ2のゲートに接続し、上記第７電界効
果トランジスタQ7のドレインにより第１の出力′が導
出される。また第９電界効果トランジスタQ9のドレイン
より第２の出力Ｑ′が導出されている。 このような回路によると、入力端子Ｃ′、′は印可
された互いに２個の入力を、伝達ゲートの電界効果トラ
ンジスタQ4、Q5と伝達ゲートの電界効果トランジスタQ1
0、Q11を介して、インバータ回路の電界効果トランジス
タQ1、Q2に加えることにより、ソースフオロア回路の電
界効果トランジスタQ6、Q7、Q8、Q9を通して切り替わ
り、出力′、Ｑ′に1/2分周された出力が得られる。 なお図面はレベルシフトダイオードを記入していない
が、負荷抵抗RL1、負荷抵抗RL2と第１電源Ｇ′、電界効
果トランジスタQ6、Q8のソースと出力′、Ｑ′の電界
効果トランジスタQ7のドレインと、電界効果トランジス
タQ9のドレインとの間にレベルシフトダイオードを挿入
し、トランジスタのしきい値に対してレベルの調整を行
うのは当然のことである。 〔発明の効果〕 本発明の場合その最高動作周波数はインバータ１段分
の遅延時間で決まり、その時間をtpdとすれば、動作時
間は1/tpdとなる。第３図に本発明の回路と上述の従来
の回路の比較のために、素子定数を同じにしてシユミレ
ーシヨンにより求めた感度特性図を示す。この結果、従
来の回路の最高動作周波数9.5GHzが、本発明の回路では
13GHzになつた。 従来の技術に比べて高速であり、回路構成が簡単で、
構成素子数も少なく、消費電力も小さく、また互いに逆
相の出力が得られ、次段への接続回路が容易な回路が得
られた。
高速でかつ回路構成が簡単で、低消費電力な分周器回路
で基本的なデジタル電子回路に関するものである。 〔従来の技術〕 第２図は従来の分周器の回路図である。（参考資料、
高田、他、“GaAsLSCFL7.5GHz分周器”、信学会技術研
究報告、半導体トランジスタ研究会、SSD84−116、pp97
〜104、1985） 図においてＣ、は入力、Ｑ、は出力、Vcs、Vss、
Ｇは電源を示す。電界効果トランジスタT1のドレインは
抵抗R1、電界効果トランジスタT5のゲート、電界効果ト
ランジスタT9のドレインに接続され、電界効果トランジ
スタT1のゲートは出力端子、電界効果トランジスタT
7′のソースを、電界効果トランジスタT2′のドレイ
ン、電界効果トランジスタT9′のゲートに接続され、電
界効果トランジスタT1のソースは、電界効果トランジス
タT2のソースを、電界効果トランジスタT3のドレインに
接続され、電界効果トランジスタT2のドレインは抵抗R
2、電界効果トランジスタT7のゲート、電界効果トラン
ジスタT10のドレインに接続され、電界効果トランジス
タT2のゲートは出力Ｑは、電界効果トランジスタT5′の
ソース、電界効果トランジスタT6′のドレイン、電界効
果トランジスタT10′のゲートに接続され、電界効果ト
ランジスタT3のゲートは入力Ｃ、電界効果トランジスタ
T11′のソースに接続され、電界効果トランジスタT3の
ソースは電界効果トランジスタT4のドレイン、電界効果
トランジスタT11のソースに接続され、電界効果トラン
ジスタT4′のゲートは電源Vcs、電界効果トランジスタT
6のゲート、電界効果トランジスタT8のゲート、電界効
果トランジスタT4のゲート電界効果トランジスタT6′の
ゲート、電界効果トランジスタT8′のゲートに接続さ
れ、電界効果トランジスタT4のソースは電源Vss、電界
効果トランジスタT6のソース、電界効果トランジスタT8
のソース、電界効果トランジスタT4′ソース、電界効果
トランジスタT6′のソース、電界効果トランジスタT8′
のソースに接続され、電界効果トランジスタT5のドレイ
ンは電源Ｇ、抵抗R1、抵抗R2、電界効果トランジスタT7
のドレイン、抵抗R1′、抵抗R2′、電界効果トランジス
タT5′のドレイン、電界効果トランジスタT7′のドレイ
ンに接続され、電界効果トランジスタT5のソースは電界
効果トランジスタT6のドレイン、電界効果トランジスタ
T10のゲート電界効果トランジスタT1′のゲートに接続
され、電界効果トランジスタT7のソースは電界効果トラ
ンジスタT8のドレイン、電界効果トランジスタT9のゲー
ト、電界効果トランジスタT2′のゲートに接続され、電
界効果トランジスタT9のソースは電界効果トランジスタ
T10のソース、電界効果トランジスタT11のドレインに接
続され、電界効果トランジスタT11のゲートは入力Ｃ、
電界効果トランジスタT3′のゲートに接続され、電界効
果トランジスタT1′のドレインは抵抗R1′、電界効果ト
ランジスタT5′のゲート、電界効果トランジスタT9′の
ドレインに接続され、電界効果トランジスタT1′のソー
スは電界効果トランジスタT2′のソース、電界効果トラ
ンジスタT3′のドレインに接続され、電界効果トランジ
スタT2′のドレインは抵抗R2′、電界効果トランジスタ
T7′ゲート、電界効果トランジスタT10′のドレインに
接続され、電界効果トランジスタT10′のソース、電界
効果トランジスタT11′のドレインに接続されている。 この回路は、鎖線の左側の前段１と、右側の後段２は
全く同じ繰り返しである。すなわち電界効果トランジス
タT1〜T11が前段１を構成し、電界効果トランジスタT
1′〜T11′が後段２を構成する。この回路は鎖線の左側
の前段１と右側の後段２は全く同じ回路の繰り返しであ
る。前段１のトランジスタT5とT6のソースの電圧が、後
段２のトランジスタT1′とT2′のゲートに印加され、後
段２のトランジスタT5′とT6′のソースの電圧が前段１
のトランジスタT1とT2のゲートに印加し帰還された、ラ
ツチ型のフリツプフロツプ２段で構成された回路であ
る。２個の互いに逆相の信号を入力Ｃ、に印加する
と、フリツプフロツプ動作により1/2に分周されて出力
端子Ｑ、に出力を得ることができる。 〔発明が解決しようとする問題点〕 この従来のラツチ型のフリツプフロツプ２段で構成さ
れた回路は、その動作周波数がゲート２段分で決まる。
すなわちインバータ１段の遅延時間をtpdとすれば、動
作周波の数は約1/2tpdになる。第３図Ｂにこの分周波器
回路の感度特性のシミユレーション結果を示すが、その
最高動作周波数は9.5GHzであつた。この分周器回路は構
成素子数が多く回路が複雑であり、消費電力も大きいと
いう欠点を有していた。 〔問題点を解決するための手段〕 本発明はインバータ回路、ソースフオロア回路と、複
数の伝達ゲート回路で構成されており動作周波数がゲー
ト１段分で決まる簡単な回路を提供した。 〔実施例〕 第１図は本発明による実施例の分周器の回路図を示
す。 インバータ回路とソースフオロア回路と第１ならびに
第２伝達ゲート回路より構成される分周器回路におい
て、 （イ） 前記インバータ回路は、 第１負荷抵抗RL1、第２負荷抵抗RL2の一端をそれぞれ
に０ないし複数個のレベルシフトダイオードを経て電源
Ｇ′に接続し、 第１電界効果トランジスタQ1のドレインを第１負荷抵
抗RL1他端に接続し、 第２電界効果トランジスタQ2のドレインを第２負荷抵
抗RL2の他端に接続し、 第３電界効果トランジスタQ3のドレイン第１及び第２
電界効果トランジスタQ1及びQ2のソースに、ゲートを電
源Vcs′に、ソースを電源Vss′に接続し、 （ロ） 前記ソースフオロア回路は、 第６電界効果トランジスタQ6のドレインを電源Ｇ′
に、ゲートを第４電界効果トランジスタQ4のソースまた
はドレインに接続し、 第７電界効果トランジスタQ7のドレイン０ないし複数
個のレベルシフトダイオードを経て第６電界効果トラン
ジスタQ6のソースに、ゲートを電源Vcs′に、ソースを
電源Vss′に接続し、 第８電界効果トランジスタQ8のドレイン電源Ｇ′に、
ゲートを第５電界効果トランジスタQ5のソースまたはド
レインに接続し、 第９電界効果トランジスタQ9のドレインを０ないし複
数個のレベルシフトを経て第８電界効果トランジスタQ8
のソースに、ゲートを電源Vcs′に、ソースを電源Vss′
に接続し、 （ハ） 前記第１伝達ゲート回路は、 第４電界効果トランジスタQ4のドレインまたはソース
を第１電界効果トランジスタQ1のドレインに、ゲートを
第１の入力Ｃ′に接続し、 第５電界効果トランジスタQ5のドレインまたはソース
を２電界効果トランジスタQ2のドレインに、ゲートを第
１の入力Ｃ′に接続し、 （ニ） 前記第２伝達ゲート回路は、 第10電界効果トランジスタQ10のドレインまたはソー
スを第７電界効果トランジスタQ7のドレインに、ゲート
を第２の入力′に、ソースまたはドレインを第１電界
効果トランジスタQ1のゲートに接続し、 第11電界効果トランジスタQ11のドレインまたはソー
スを第９電界効果トランジスタQ9のドレインに、ゲート
を第２の入力′に、ソースまたはドレインに第２電界
効果トランジスタQ2のゲートに接続し、上記第７電界効
果トランジスタQ7のドレインにより第１の出力′が導
出される。また第９電界効果トランジスタQ9のドレイン
より第２の出力Ｑ′が導出されている。 このような回路によると、入力端子Ｃ′、′は印可
された互いに２個の入力を、伝達ゲートの電界効果トラ
ンジスタQ4、Q5と伝達ゲートの電界効果トランジスタQ1
0、Q11を介して、インバータ回路の電界効果トランジス
タQ1、Q2に加えることにより、ソースフオロア回路の電
界効果トランジスタQ6、Q7、Q8、Q9を通して切り替わ
り、出力′、Ｑ′に1/2分周された出力が得られる。 なお図面はレベルシフトダイオードを記入していない
が、負荷抵抗RL1、負荷抵抗RL2と第１電源Ｇ′、電界効
果トランジスタQ6、Q8のソースと出力′、Ｑ′の電界
効果トランジスタQ7のドレインと、電界効果トランジス
タQ9のドレインとの間にレベルシフトダイオードを挿入
し、トランジスタのしきい値に対してレベルの調整を行
うのは当然のことである。 〔発明の効果〕 本発明の場合その最高動作周波数はインバータ１段分
の遅延時間で決まり、その時間をtpdとすれば、動作時
間は1/tpdとなる。第３図に本発明の回路と上述の従来
の回路の比較のために、素子定数を同じにしてシユミレ
ーシヨンにより求めた感度特性図を示す。この結果、従
来の回路の最高動作周波数9.5GHzが、本発明の回路では
13GHzになつた。 従来の技術に比べて高速であり、回路構成が簡単で、
構成素子数も少なく、消費電力も小さく、また互いに逆
相の出力が得られ、次段への接続回路が容易な回路が得
られた。
【図面の簡単な説明】
第１図は本発明の実施例の分周器の回路図、第２図は従
来の分周器の回路図、第３図は本発明と従来の分周器回
路の感度特性図である。 T1〜T11……電界効果トランジスタ T1′〜T11′……電界効果トランジスタ Q1〜Q11……電界効果トランジスタ R1、R2,R1′、R2′……抵抗 RL1、RL2……抵抗 Ｇ、Ｇ′……電源 Vcs、Vss、Vcs′、Vss′……電源 C,,C′，′……入力 Q,,Q′，′……出力 １……前段 ２……後段 ３……インバータ回路 ４……ソースフオロア回路 ５……伝達ゲート回路
来の分周器の回路図、第３図は本発明と従来の分周器回
路の感度特性図である。 T1〜T11……電界効果トランジスタ T1′〜T11′……電界効果トランジスタ Q1〜Q11……電界効果トランジスタ R1、R2,R1′、R2′……抵抗 RL1、RL2……抵抗 Ｇ、Ｇ′……電源 Vcs、Vss、Vcs′、Vss′……電源 C,,C′，′……入力 Q,,Q′，′……出力 １……前段 ２……後段 ３……インバータ回路 ４……ソースフオロア回路 ５……伝達ゲート回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭61−35020（ＪＰ，Ａ)
特開 昭62−81812（ＪＰ，Ａ)
特開 昭64−11417（ＪＰ，Ａ)
特開 昭64−4116（ＪＰ，Ａ)
特開 昭62−21324（ＪＰ，Ａ)
特開 昭60−253309（ＪＰ，Ａ)
特開 昭63−67021（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．インバータ回路とソースフオロア回路と第１ならび
に第２伝達ゲート回路より構成される分周器回路におい
て、 （イ）前記インバータ回路は、 第１負荷抵抗、第２負荷抵抗の一端をそれぞれに０ない
し複数個のレベルシフトダイオードを経て第１の電源に
接続し、 第１電界効果トランジスタのドレインを第１負荷抵抗の
他端に接続し、 第２電界効果トランジスタのドレインを第２負荷抵抗の
他端に接続し、 第３電界効果トランジスタのドレインを第１及び第２電
界効果トランジスタのソースに、ゲートを第２の電源
に、ソースを第３の電源に接続し、 （ロ）前記ソースフオロア回路は、 第６電界効果トランジスタのドレインを前記第１の電源
に、ゲートを第４電界効果トランジスタのソースまたは
ドレインに接続し、 第７電界効果トランジスタのドレインを０ないし複数個
のレベルシフトダイオードを経て第６電界効果トランジ
スタのソースに、ゲートを前記第２の電源に、ソースを
前記第３の電源に接続し、 第８電界効果トランジスタのドレインを前記第１の電源
に、ゲートを第５電界効果トランジスタのソースまたは
ドレインに接続し、 第９電界効果トランジスタのドレインを０ないし複数個
のレベルシフトを経て第８電界効果トランジスタのソー
スに、ゲートを前記第２の電源に、ソースを前記第３の
電源に接続し、 （ハ）前記第１伝達ゲート回路は、 第４電界効果トランジスタのドレインまたはソースを第
１電界効果トランジスタのドレインに、ゲートを第１の
入力に接続し、 第５電界効果トランジスタのドレインまたはソースを第
２電界効果トランジスタのドレインに、ゲートを第１の
入力に接続し、 （ニ）前記第２伝達ゲート回路は、 第10電界効果トランジスタのドレインまたはソースを第
７電界効果トランジスタのドレインに、ゲートを第２の
入力に、ソースまたはドレインを第１電界効果トランジ
スタのゲートに接続し、 第11電界効果トランジスタのドレインまたはソースを第
９電界効果トランジスタのドレインに、ゲートを第２の
入力に、ソースまたはドレインを第２電界効果トランジ
スタのゲートに接続し、 （ホ）上記第７電界効果トランジスタのドレインより第
１の出力が導出され、また第９電界効果トランジスタの
ドレインより第２の出力が導出されてなる事を特徴とす
る分周器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166482A JP2836816B2 (ja) | 1987-07-03 | 1987-07-03 | 分周器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166482A JP2836816B2 (ja) | 1987-07-03 | 1987-07-03 | 分周器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6411416A JPS6411416A (en) | 1989-01-17 |
| JP2836816B2 true JP2836816B2 (ja) | 1998-12-14 |
Family
ID=15832218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62166482A Expired - Fee Related JP2836816B2 (ja) | 1987-07-03 | 1987-07-03 | 分周器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2836816B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2824121B2 (ja) * | 1990-05-09 | 1998-11-11 | シャープ株式会社 | ダイナミック型分周回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253309A (ja) * | 1984-05-30 | 1985-12-14 | Nec Corp | マイクロ波ダイナミツク分周器 |
| JPS6221324A (ja) * | 1985-07-19 | 1987-01-29 | Nippon Telegr & Teleph Corp <Ntt> | 論理集積回路 |
| JPS6367021A (ja) * | 1986-09-08 | 1988-03-25 | Matsushita Electric Ind Co Ltd | 高周波分周器 |
| JPS6370615A (ja) * | 1986-09-12 | 1988-03-30 | Fujitsu Ltd | 差動型ダイナミツク分周器 |
| JPS644116A (en) * | 1987-06-26 | 1989-01-09 | Toshiba Corp | Frequency dividing circuit |
-
1987
- 1987-07-03 JP JP62166482A patent/JP2836816B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6411416A (en) | 1989-01-17 |
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