JPH0851347A - 位相整合回路 - Google Patents

Abstract

(57)【要約】 【目的】 入力する相補信号に位相差があっても、位
相を揃えた出力信号を得る。 【構成】 第１入力端子と第１出力端子の間に、第２
入力端子と第２出力端子の間に、それぞれ第１、第２イ
ンバータ回路を接続し、第１入力端子と第２出力端子と
の間に第１インバータ回路の出力が低レベルのとき低コ
ンダクタンス、高レベルのとき高コンダクタンスとなる
第１伝達回路を接続し、第２入力端子と第１出力端子と
の間に第２インバータ回路の出力が低レベルのとき低コ
ンダクタンス、高レベルのとき高コンダクタンスとなる
第２伝達回路を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル集積回路におい
て、位相が揃った信号（例えば、正相と逆相のクロッ
ク）を発生する位相整合回路に関するものである。

【０００２】

【従来の技術】図１３はインバータ回路を用いて相補信
号を生成する回路を示す回路図である。図１３の（ａ）
において、１０１は入力端子、１０２は正相出力端子、
１０３は逆相出力端子、１０４はインバータ回路であ
る。インバータ回路１０４は逆相信号を出力するために
伝搬遅延時間Ｔpdを要するので、正相信号に対して逆相
信号は位相が遅れる。

【０００３】

【発明が解決しようとする課題】この問題を解決するた
めに、図１３の（ｂ）に示すように、従来では、上記時
間Ｔpdと同程度の遅延を持ち、信号が反転しない素子１
０５を挿入することによって、位相を合わせていた。

【０００４】しかながら、異なった構成の回路を経由す
るため、素子１０５のバラツキにより位相を一致させる
ことは難しかった。

【０００５】本発明は以上の問題点を解決し、位相の揃
った相補信号を得ることができるようにした位相整合回
路を提供することを目的とするものである。

【０００６】

【課題を解決するための手段】このために、本発明の位
相整合回路は、制御端子、第１端子、及び第２端子を有
し、上記制御端子に入力する信号に応じて第１端子と第
２端子の間を高コンダクタンス又は低コンダクタンスに
制御する第１、第２伝達回路と、第１、第２インバータ
回路とから成り、上記第１インバータ回路の入力端子を
上記第１伝達回路の上記第１端子に接続するとともに、
上記第１インバータ回路の出力端子を上記第１伝達回路
の制御端子、及び上記第２伝達回路の上記第２端子に接
続し、上記第２インバータ回路の入力端子を上記第２伝
達回路の上記第１端子に接続するとともに、上記第２イ
ンバータ回路の出力端子を上記第２伝達回路の制御端
子、及び上記第１伝達回路の上記第２端子に接続し、上
記第１インバータ回路の入力端子を第１入力端子に、出
力端子を第１出力端子とし、上記第２インバータ回路の
入力端子を第２入力端子、出力端子を第２出力端子と
し、上記第１、第２入力端子に一方がハイレベルなら他
方がローレベルとなる相補信号を入力し、これら相補信
号相互に位相差がある場合でも、上記第１、第２出力端
子から位相の揃った相補信号を得ることができるよう構
成した。

【０００７】本発明では、上記請求項１の回路に加えて
第３インバータ回路を設け、上記第３インバータ回路の
入力端子を上記第１インバータ回路の入力端子に共通接
続し、上記第３インバータ回路の出力端子を上記第２イ
ンバータ回路の入力端子に接続し、上記第３インバータ
回路の入力端子に信号を入力し、上記第１、第２出力端
子から位相の揃った相補信号を取り出すように構成する
こともできる。

【０００８】

【作用】本発明では、第１インバータ回路の出力信号に
よって制御される第１伝達回路によって第１入力端子の
信号レベルを第２出力端子の出力信号に供給させ、第２
インバータ回路の出力信号によって制御される第２伝達
回路によって第２入力端子の信号レベルを第１出力端子
の出力信号に供給させることにより、第１、第２出力端
子から位相の揃った信号を得る。

【０００９】

【実施例】以下、本発明の実施例を説明する。本発明で
は、従来、複数の信号が異なった構成の回路を経由して
位相を揃えていたのに対し、全ての信号が複数の同じ回
路を通過するととにも、伝達回路を用いて位相の進んだ
信号を帰還させている。これにより、入力信号の位相が
揃っていなくても、位相を揃えて出力する。

【００１０】図１は位相整合回路の第１実施例を示す回
路図である。１は第１入力端子、２は第２入力端子、３
は第１出力端子、４は第２出力端子、５は第１入力端子
１と第１出力端子３との間に接続される第１ＣＭＯＳイ
ンバータ回路、６は第２入力端子２と第２出力端子４と
の間に接続される第２ＣＭＯＳインバータ回路、７は第
１伝達回路、８は第２伝達回路である。

【００１１】第１伝達回路７は、ゲート幅の大きいｎＭ
ＯＳトランジスタＱ１とゲート幅の小さいｎＭＯＳトラ
ンジスタＱ２のドレイン、ソースを各々共通接続した並
列接続構成で成る。そして、一方のトランジスタＱ１の
ゲート（制御端子）は第１ＣＭＯＳインバータ回路５の
出力側に接続され、他方のトランジスタＱ２のゲートは
高レベル電圧（例えば、電圧ＶＤＤ）の端子９に接続さ
れ、一方の並列接続端子は第１の入力端子１に、他方の
並列接続端子は第２の出力端子４に接続されている。

【００１２】第２伝達回路８も、ゲート幅の大きいｎＭ
ＯＳトランジスタＱ３とゲート幅の小さいｎＭＯＳトラ
ンジスタＱ４のドレイン、ソースを各々共通接続した並
列接続構成で成る。そして、一方のトランジスタＱ３の
ゲート（制御端子）は第２ＣＭＯＳインバータ回路６の
出力側に接続され、他方のトランジスタＱ４のゲートは
上記端子９に接続され、一方の並列接続端子は第２の入
力端子２に、他方の並列接続端子は第１の出力端子３に
接続されている。

【００１３】上記第１伝達回路７は、制御端子（トラン
ジスタＱ１のゲート）に印加する電圧を高レベル／低レ
ベルで切り替えることにより、ソース、ドレインの共通
接続端子相互間を高コンダクタンス状態（トランジスタ
Ｑ１、Ｑ２の両者が導通）／低コンダクタンス状態（ト
ランジスタＱ２のみ導通）に制御できる。これは、第２
伝達回路８についても同様である。

【００１４】次に動作を説明する。第１入力端子１に入
力する正相信号と第２入力端子２に入力する逆相信号の
位相が完全に一致している場合には、正相／逆相の回路
が合同であるため、第１、第２出力端子３、４に得られ
る出力信号の位相も完全に一致する。

【００１５】第２入力端子２に入力する信号Ａ２の位相
が、第１入力端子１に入力する信号Ａ１の位相よりも遅
れている場合の第１、第２出力端子３、４の信号Ｙ１、
Ｙ２の波形を図２に示す。なお、出力信号Ｙ１、Ｙ２に
おいて破線で示したものは、伝達回路７、８がない場合
の第１、第２ＣＭＯＳインバータ回路５、６の出力波形
である。

【００１６】まず、入力信号Ａ１が高レベル、Ａ２が低
レベルのとき、出力信号Ｙ２は高レベルである。このと
き、第２伝達回路８のトランジスタＱ３が導通して第２
入力端子２と第１出力端子３が導通している。また、第
１伝達回路７のトランジスタＱ１は遮断しているが、こ
れと対のトランジスタＱ２が導通しているので、その導
通抵抗を介して第１入力端子１と第２出力端子４が弱く
（高抵抗で）接続されている。

【００１７】この後、入力信号Ａ１が低レベルになる
と、第１ＣＭＯＳインバータ回路５が反転してその出力
信号Ｙ１がプルアップされる。ただし、第１出力端子３
は第２伝達回路８のトランジスタＱ３を介して第２入力
端子２と導通しているので、その立ち上がりは第２伝達
回路８がない場合に比べて遅くなる。このとき、第２Ｃ
ＭＯＳインバータ回路６は依然として高レベルの信号を
出力している。しかし、第２出力端子４は第１伝達回路
７のトランジスタＱ２を介して第１入力端子１と弱く接
続されているので、徐々にプルダウンされる。

【００１８】この後、出力信号Ｙ２が論理閾値（例えば
ＶＤＤ／２）よりも低くなると、第２伝達回路８のトラ
ンジスタＱ３が遮断し、第２入力端子２と第１出力端子
３との間の接続が弱くなるので、入力信号Ａ２の立ち上
がりが遅れたとしても、出力信号Ｙ１の電位は急速に上
昇する。

【００１９】この出力信号Ｙ１が高レベルになると、第
１伝達回路７のトランジスタＱ１が導通するので、入力
信号Ａ２の立ち上がりが遅れたとしても、出力信号Ｙ２
の電位は急速に降下する。入力信号Ａ２の立ち上がりが
入力信号Ａ１の立ち下がりと同時の場合、いずれの遷移
も更に速やかに行なわれる。

【００２０】入力信号Ａ１が低レベルから高レベルにな
ると、第１ＣＭＯＳインバータ回路５は反転してその出
力信号Ｙ１はプルダウンされる。このとき、第１出力端
子３は第２伝達回路８のトランジスタＱを介して弱く接
素されているので、その立ち下がりはその第２伝達回路
８がない場合に比べて遅くなる。また、第２ＣＭＯＳイ
ンバータ６は依然として低レベルの出力信号を出力して
いる。しかし、第２出力端子４は第１伝達回路７を介し
て入力端子１と接続されているので、急速にプルアップ
される。

【００２１】出力信号Ｙ２が論理閾値よりも高くなる
と、第２伝達回路８のトランジスタＱ３が導通し、第２
入力端子２が第１出力端子３に接続されるので、入力信
号Ａ２の立ち下がりが遅れている場合には、出力信号Ｙ
１のプルダウンは遅くなり、入力信号Ａ２の立ち上がり
が完了すると同時に出力信号Ｙ１は低レベルとなる。

【００２２】出力信号Ｙ２の電位は、予め第１伝達回路
７のトランジスタＱ１を介して徐々にプルアップされて
いるので、入力信号Ａ２が立ち下がり第２ＣＭＯＳイン
バータ回路６が反転すると、出力信号Ｙ２の電位は速や
かに高レベルに上昇する。入力信号Ａ２の立ち下がりが
入力信号Ａ１の立ち上がりと同時の場合、いずれの遷移
も更に速やかに行なわれる。

【００２３】このように、第１、第２伝達回路７、８が
ない場合には、入力信号Ａ１、Ａ２の位相差がそのまま
出力信号Ｙ１、Ｙ２の位相差となるが、図１に示す構成
を採用すると、出力端子３、４から位相の揃った信号を
得ることができる。図２では入力信号Ａ２の位相が入力
信号Ａ１の位相よりも遅れて入力される場合を例に説明
したが、逆の場合も同様にして位相の揃った信号を得る
ことができる。

【００２４】図３は位相整合回路の第２実施例を示す回
路図である。この実施例は、第３ＣＭＯＳインバータ回
路１０により入力信号Ａ１から入力信号Ａ２を得るよう
にしたものである。すなわち、第３ＣＭＯＳインバータ
回路１０の入力端子を第１ＣＭＯＳインバータ回路５の
入力端子と共通接続し、出力端子を第２ＣＭＯＳインバ
ータ回路６の入力端子に接続したものである。

【００２５】この第２実施例では、第３ＣＭＯＳインバ
ータ回路１０の入力端子に信号Ａ１を入力すると、その
第２ＣＭＯＳインバータ回路１０の出力端子には、入力
信号よりも伝搬遅延時間Ｔpdだけ遅れて逆相の信号Ａ２
が出力される。正相信号を受け入れた第１ＣＭＯＳイン
バータ回路５とＴpdだけ遅れた逆相信号を受け入れた第
２ＣＭＯＳインバータ回路６は、図１に示した第１実施
例の位相整合回路と同様に動作し、第１、第２出力端子
３、４から位相の揃った相補信号を得ることができる。

【００２６】なお、図１、図３に示した第１、第２実施
例の回路において、第１伝達回路７、第２伝達回路８の
ゲート幅の大きいｎＭＯＳトランジスタＱ１、Ｑ３、ゲ
ート幅の小さいｎＭＯＳトランジスタＱ２、Ｑ４は次の
ように置換することができ、この組み合せでも同様に出
力信号の位相を揃えることができる。

【００２７】すわなち、第１伝達回路７のゲート幅の大
きいｎＭＯＳトランジスタＱ１をゲート幅の大きいｐＭ
ＯＳトランジスタに置き換えて、このトランジスタのゲ
ートを第１ＣＭＯＳインバータ回路５の出力端子に接続
し、第２伝達回路８のゲート幅の大きいｎＭＯＳトラン
ジスタＱ３をゲート幅の大きいｐＭＯＳトランジスタに
置き換えて、このトランジスタノゲートを第２ＣＭＯＳ
インバータ６の出力端子に接続する。また、第１、第２
伝達回路７、８のゲート幅の小さいｎＭＯＳトランジス
タＱ２、Ｑ４は、これを抵抗素子に置き換えるか、又は
ゲート幅の小さいｐＭＯＳトランジスタに置き換えその
ゲートに低レベルの電位を与える。

【００２８】この組み合せ構成のときは、第１ＣＭＯＳ
インバータ回路５の出力が低レベルのとき第１伝達回路
７のｐＭＯＳトランジスタが導通してその入出力間が高
コンダクタンスになって第２出力端子４の電位を制御
し、第２ＣＭＯＳインバータ回路６の出力が低レベルの
とき第２伝達回路８ののｐＭＯＳトランジスタが導通し
てその入出力間が高コンダクタンスになって、第１出力
端子３の電位を制御して、第１、第２出力端子３、４の
信号の位相を揃えることができる。

【００２９】次に、本発明の位相整合回路の位相整合の
効果を図４にシミュレーション結果で示す。なお、ここ
では、図１における第１、第２伝達回路７、８のゲート
幅の小さいｎＭＯＳトランジスタＱ２、Ｑ４を同値の抵
抗素子Ｒに置換して構成した図５に示す回路を用いた。

【００３０】図４において、横軸には抵抗素子Ｒの抵抗
値を示す。この値が小さいほどコンダクタンスが大き
い。抵抗値が無限大の場合は、抵抗素子を全く接続しな
い場合（従ってｎＭＯＳトランジスタのみ）である。縦
軸には信号の位相差を示す。

【００３１】相補信号となるべき入力信号Ａ１、Ａ２の
位相差（Ａ２−Ａ１）を実線Ｐ１で、本実施例の位相整
合回路を通過させた場合の出力信号Ｙ１、Ｙ２の位相差
（Ｙ２−Ｙ１）を点線Ｐ２、Ｐ３、Ｐ４で示す。Ｐ１は
図５に示す回路を１段とした場合、Ｐ２は図６に示すよ
うに間に反転防止のためのインバータ回路１１、１２を
介して本実施例の位相整合回路１３を２段接続した場
合、Ｐ３は同様にして３段接続した場合の特性を示して
いる。

【００３２】図４において、入力信号の位相特性Ｐ１で
１３０ｐｓの位相差があった場合、本実施例の位相整合
回路を１段通過させることにより、特性Ｐ２に示すよう
に、位相差が少なくなることが分かる。抵抗素子Ｒの抵
抗値は小さすぎると位相差の符号が反転すること、その
抵抗値のバラツキによる位相差の変動が見込まれるとこ
を考慮すると、このシミュレーションの場合では、抵抗
値は４〜７ＫΩ（５ＫΩ程度）とすることが望ましい。
５ＫΩの場合、特性Ｐ２で位相差は５０ｐｓに低減され
る。

【００３３】また、特性Ｐ２〜Ｐ４より明らかなよう
に、本実施例の位相整合回路を多段接続することにより
一層位相差を軽減することが可能となることが分かる。
抵抗値５ＫΩで３段縦続接続（特性Ｐ４）した場合、位
相差をほぼゼロとすることができる。

【００３４】図７は位相整合回路の発展拡張の第３実施
例のブロック図である。２１〜２３は第１〜第３入力端
子、２４〜２６は第１〜第３出力端子、２７〜２９は第
１〜第３の甲種論理回路、３０〜３２は制御端子が高レ
ベル（又は低レベル）になることにより入力端子（端子
１）と出力端子（端子２）の間を導通させる第１〜第３
伝達回路である。

【００３５】第１伝達回路３０は第１入力端子２１と第
２出力端子２５の間に、第２伝達回路３１は第２入力端
子２２と第３出力端子２６との間に、第３伝達回路３２
は第３入力端子２３と第１出力端子２４との間に接続さ
れている。

【００３６】そして、第１伝達回路３０の制御端子は第
１甲種論理回路２７の出力端子に接続され、第２伝達回
路３１の制御端子は第２甲種論理回路２８の出力端子に
接続され、第３伝達回路３２の制御端子は第３甲種論理
回路２９の出力端子に接続されている。

【００３７】上記第１〜第３甲種論理回路２７〜３９
は、図８に示すように、高レベルＨ（＝Ｖ１［ｖ］）が
入力すると低レベルＬ（＝Ｖ２［ｖ］）を出力し、低レ
ベルＬが入力すると高レベルＨと低レベルＬの中間のレ
ベルＭ（＝Ｖ３［ｖ］、例えば（Ｖ１＋Ｖ２）／２
［ｖ］）を出力し、中間レベルＭが入力すると高レベル
Ｈを出力する。

【００３８】第１入力端子２１の入力信号レベルはＶ
１、Ｖ２、Ｖ３、Ｖ１、Ｖ２、・・・・の順に繰り返
し、第２入力端子２２の入力信号レベルはＶ２、Ｖ３、
Ｖ１、Ｖ２、Ｖ３、・・・・の順に繰り返し、第３入力
端子２３の入力信号レベルはＶ３、Ｖ１、Ｖ２、Ｖ３、
Ｖ１の順に繰り返し、これらの信号相互は位相差がない
か、あるいは位相差があっても信号の最小パルス幅より
も短い時間であるように入力する。

【００３９】この実施例では、信号相互に入力時間差が
ある場合でも、図９に示すように第１〜第３出力端子２
４〜２６から位相の揃った出力信号を得ることができ
る。

【００４０】図１０は、上記第３の実施例を変形した位
相整合回路を示すブロック図である。図７に示した部分
と同一の部分には同一の符号を付した。ここでは、第１
入力端子２１と第２甲種論理回路２８の入力端子との間
に乙種論理回路３３を接続し、第１入力端子２１と第３
甲種論理回路２９の入力端子との間に丙種論理回路３４
を接続している。

【００４１】乙種論理回路３３は図１１に示すように、
信号Ｖ１［ｖ］が入力すると信号Ｖ３［ｖ］を出力し、
信号Ｖ２［ｖ］が入力すると信号Ｖ１［ｖ］を出力し、
信号Ｖ３［ｖ］が入力すると信号Ｖ２［ｖ］を出力す
る。

【００４２】また、丙種論理回路３４は図１２に示すよ
うに、信号Ｖ１［ｖ］が入力すると信号Ｖ２［ｖ］を出
力し、信号Ｖ２［ｖ］が入力すると信号Ｖ３［ｖ］を出
力し、信号Ｖ３［ｖ］が入力すると信号Ｖ１［ｖ］を出
力する。

【００４３】この図１０に示す位相整合回路では、入力
端子２１にＶ１、Ｖ２、Ｖ３、Ｖ１、Ｖ２、・・・の順
に繰り返す入力信号を入力させると、第１〜第３出力端
子２４〜２６から位相の揃った信号を得ることができ
る。

【００４４】

【発明の効果】以上から本発明の位相整合回路によれ
ば、入力する２個の相補信号の位相を揃えることがで
き、また単相信号から位相の揃った相補信号をえること
ができるようになる。

【００４５】このため、この位相整合回路を接続するこ
とによって、相補クロックの位相を揃えることができる
ので、この相補クロックを受けて動作するＤＦＦ等の順
序回路の最高動作周波数を向上させる効果がある。

【００４６】また、位相の揃った相補信号を得ることが
できるので、従来、相補信号を伝搬するために必要であ
った正相用と逆相用の２組の回路のうち、一方の伝送回
路が不要となって、回路の占有面積を少なくできる効果
がある。

【００４７】更に、本発明の位相整合回路を接続するこ
とによって、正相用と逆相用の２組の回路の内、一方の
伝送回路が不要となるので、回路の消費電力を少なくで
きる効果がある。

【図面の簡単な説明】

【図１】 本発明の第１実施例の位相整合回路の回路図
である。

【図２】 図１の位相整合回路の動作の波形図である。

【図３】 本発明の第２実施例の位相整合回路の回路図
である。

【図４】 本発明の位相整合回路のシミュレーション結
果を示す位相特性図である。

【図５】 図４に示すシミュレーションに使用した位相
整合回路の回路図である。

【図６】 シミュレーションに使用した位相整合回路の
２段縦続接続のブロック図である。

【図７】 本発明の第３実施例の位相整合回路のブロッ
ク図である。

【図８】 第３実施例で使用した甲種論理回路の真理値
の説明図である。

【図９】 第３実施例の動作の波形図である。

【図１０】 本発明の第４実施例の位相整合回路のブロ
ック図である。

【図１１】 第４実施例で使用した乙種論理回路の真理
値の説明図である。

【図１２】 第４実施例で使用した丙種論理回路の真理
値の説明図である。

【図１３】 従来の相補信号を得るための回路図であ
る。

【符号の説明】

１〜２：第１〜第２入力端子、３〜４：第１〜第２出力
端子、５〜６：：第〜第２ＣＭＯＳインバータ回路、７
〜８：第１〜第２伝達回路、９：高レベル電圧印加用の
端子、１０：第３ＣＭＯＳインバータ回路、１１、１
２：インバータ回路、１３：位相整合回路、２１〜２
３：第１〜第３入力端子、２４〜２６：第１〜第３出力
端子、２７〜２９：第１〜第３甲種論理回路、３０〜３
２：第１〜第３伝達回路、３３：乙種論理回路、３４：
丙種論理回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】制御端子、第１端子、及び第２端子を有
   し、上記制御端子に入力する信号に応じて第１端子と第
   ２端子の間を高コンダクタンス又は低コンダクタンスに
   制御する第１、第２伝達回路と、第１、第２インバータ
   回路とから成り、 上記第１インバータ回路の入力端子を上記第１伝達回路
   の上記第１端子に接続するとともに、上記第１インバー
   タ回路の出力端子を上記第１伝達回路の制御端子、及び
   上記第２伝達回路の上記第２端子に接続し、 上記第２インバータ回路の入力端子を上記第２伝達回路
   の上記第１端子に接続するとともに、上記第２インバー
   タ回路の出力端子を上記第２伝達回路の制御端子、及び
   上記第１伝達回路の上記第２端子に接続し、 上記第１インバータ回路の入力端子を第１入力端子、出
   力端子を第１出力端子とし、上記第２インバータ回路の
   入力端子を第２入力端子、出力端子を第２出力端子と
   し、 上記第１、第２入力端子に一方がハイレベルなら他方が
   ローレベルとなる相補信号を入力し、これら相補信号相
   互に位相差がある場合でも、上記第１、第２出力端子か
   ら位相の揃った相補信号を得ることができることを特徴
   とする位相整合回路。
2. 【請求項２】上記請求項１の回路及び第３インバータ回
   路からなり、 上記第３インバータ回路の入力端子を上記第１インバー
   タ回路の入力端子に共通接続し、 上記第３インバータ回路の出力端子を上記第２インバー
   タ回路の入力端子に接続し、 上記第３インバータ回路の入力端子に信号を入力し、上
   記第１、第２出力端子から位相の揃った相補信号を取り
   出すことを特徴とする位相整合回路。