JPH0773209B2 - Ｃｍｏｓプログラマブル論理配列 - Google Patents

Ｃｍｏｓプログラマブル論理配列

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JPH0773209B2
JPH0773209B2 JP62182416A JP18241687A JPH0773209B2 JP H0773209 B2 JPH0773209 B2 JP H0773209B2 JP 62182416 A JP62182416 A JP 62182416A JP 18241687 A JP18241687 A JP 18241687A JP H0773209 B2 JPH0773209 B2 JP H0773209B2
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Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、相補技術（例えば、CMOS）に実現するプロ
グラムブル論理配列を有する集積回路に関するものであ
る。
（従来技術） プログラマブルロジック配列（PLA）は、多数の論理入
力信号を受取り、それらをデコードして多数の出力信号
を与えることにより所望の論理真理値表を実現する。こ
のデコーディング機能は通常、“AND"プレインと“OR"
プレインの称される２の論理ゲート配列を用いて達成さ
れる。入力信号は、部分的に入力信号をデコードするAN
Dプレインに印加され、入力としての中間結果をORプレ
インに印加する。ANDとORという用語は、典型的にそれ
ぞれの配列内で行なわれるブール代数演算の代表的なも
のである。しかしながら、電気的には両方の配列は通
常、類似しており、電圧状態が、所定論理出力用語（OR
プレイン）または中間結果（ANDプレイン）の論理値を
表わす一連の信号ラインが導体から成る。
ANDおよびORプレインの信号ライン導体は動的PLAの場合
に高電圧状態に予充電される。静的PLAの場合には、信
号ライン導体は、連続的に前記導体を高電圧状態にプル
アップしようとする負荷装置に接続される。どちらの場
合にも、論理トランジスタは信号ラインと基準電圧（例
えば、接地）との間の所望の並列パターンに接続され
る。それから、デコーディング動作を行なうため、入力
信号（または中間結果）が論理トランジスタの制御端子
に印加される。それによって、所定信号ラインに接続さ
れる任意の論理トランジスタが導通状態に置かれると、
信号ラインは接地電圧状態にプルダウンされる。それ
で、電気的に両方のANDおよびORプレインは、“NOR"演
算を実行する。
この動的PLA設計は、デコード動作中に導通論理トラン
ジスタを通って直流電流は流れないので、低電流消費と
なる。しかしながら、動的PLAでのANDプレインとORプレ
インには、充電動作とデコード動作を切換えるためにク
ロックが必要となる。第１クロックがANDプレインに印
加され、第１クロックに関して遅れる第２クロックがOR
プレインに印加され、ORプレインでデコードを実行する
前に、ANDプレインは、そのデコード動作を完了する十
分な時間を有する。放電すると直ちに、予充電信号が使
用できず、誤った出力が生じるので、ORプレインに導体
の誤った放電がじないようにするため、クロック間のこ
の遅れは十分に長いものでなければならない。２つのク
ロックを使用するという不利益は、クロック信号に必要
な回路が、ANDプレインまたはORプレインのいずれの区
域にも容易に適合せず、プレインの外部に配置されると
いうことである。これは特に、回路の基準ブロックを幾
何学的に実現するコンピュータ援用設計技術を使用する
時、集積回路のレイアウトを複雑にする。
動的配列の代わりに、両方のANDおよびORプレインに静
的配列を用いることは周知である。入力信号が到達する
時はいつでも、両方のプレインが入力信号をデコードす
るために受け入れるので、静的配列は、任意のクロック
の必要性がない。しかしながら、任意の論理トランジス
タがオン（即ち、導通）状態になる時はいつでも、静的
配列は直流電流をもたらし、それで、電力消費が高く、
いくつかの応用では好ましくない。
（発明が解決しようとする問題点） この発明は、低電力消費であり、レイアウトの簡単なプ
ログラマブル論理配列を得ることである。
（問題点を解決するための技術的手段） ANDプレインを動的論理配列とし、ORプレインをクロッ
ク動作負荷装置に用いるプログラマブル論理配列を発明
した。予充電動作中、動的ANDプレインの論理ラインは
高電圧状態に予充電され、ORプレインのクロック動作負
荷装置がオフされる。このことは、ORプレインの論理ラ
インは予充電中に低電圧状態に設定されることを保証す
る。デコード動作中、ORプレインのクロック動作負荷装
置はオンして、デコーディングを達成する。ORプレイン
のクロックは、ANDプレインの遅延線から容易に生じ得
る。
（発明の実施例） 以下簡単なレイアウトで低消費電力であるプログラマブ
ル論理アレイについて詳述する。ここで、「簡単なレイ
アウト」とは、「AND論理部と、OR論理部へのクロック
発生部とを合わせた領域の計が長方形となる」ことを意
味するものとする。
図面を参照すると、クロック信号（CLOCK）がＰチャネ
ル予充電トランジスタM1−M5に印加される。クロック信
号自体（図示せず）を、PLAと同様の集積回路に乗せて
もよく、または、それ以外の回路に乗せてもよい。クロ
ック信号が低い時、PLAは予充電モードになる。予充電
モードでVDDに接続する全Ｐチャネル装置M1〜M5およびA
NDプレインラインAR〜A0が、それらのゲートでの低クロ
ック電圧によりオンされる。更に、クロック信号は低い
ので、ANDドライバゲートG1〜G5の全出力は低く保持さ
れ、それで、ANDプレインにある全ｎチャネルトランジ
スタM6M16がオフされる（即ち、非導通となる）。結果
として、全ANDプレイン論理ラインA0〜A3が、ANDプレイ
ン基準遅延線ARと同じく、高電位（VDDに対して）に予
充電される。ANDプレイン論理ラインA0〜A3が全て高電
位であるので、ORプレイン内の全ｎチャネル論理トラン
ジスタM21〜M25がオンする。その上、ANDプレイン基準
ラインARが高電位であるので、VDDに接続した全Ｐチャ
ネルクロック動作負荷トランジスタM17〜M20およびORプ
レイン論理ラインO0〜O3がオフされる。結果として、全
プレイン論理ラインO0〜O3は予充電中、接地ポテンシャ
ルVSSになる。予充電中、CLOCKが低く、▲▼
が高いので、入力伝送ゲートT1〜T4が導通する。それ
で、論理入力信号X0、X1がインバータI1〜I4の入力を通
り、インバータで容量的に記憶される。それから、この
インバータ出力がドライバゲートG2〜G5の入力に印加さ
れる。即ち、ドライバゲートの出力は論理トランジスタ
M6〜M13を制御する。
クロック信号が高くなると、PLAは入力X0〜X1をデコー
ドし、出力信号Y0〜Y3を発生する。図示回路は論理機能
Y0＝▲▼・▲▼,Y1＝X0・▲▼Y2＝▲
▼・▲▼＋▲▼・X1およびY3＝X0・X1.を実現
する。これは次のようにして達成される。クロック信号
が高くなると、ANDプレインラインAR〜A0に接続された
Ｐチャネル予充電トランジスタM1〜M5をオフする。この
高いクロック信号はG1の出力を高め、同じく、各の入力
ドライバゲート対（G2−G3およびG4−G5）の出力を高め
る。いずれの入力ドライバゲートの出力が高くなるかど
うかは、クロック信号が低い時、所定の対への入力X0、
X1の高低に依存する。デコード動作中に、出力の高くな
ったANDドライバゲートによりオンされる１以上のｎチ
ャネル論理トランジスタM6〜M13に接続されたANDプレイ
ン論理ラインA0〜A3は、この１以上の論理トランジスタ
を介してVSSに放電される。高電圧に予充電されるANDプ
レイン論理ラインは“真”状態にあると考えられる。
ANDプレイン基準遅延線ARは、常に基準ANDドライバゲー
トG1によりオンされるｎチャネル装置M16を通してVSSに
放電する。クロック信号が高く、またはダミーｎチャネ
ルトランジスタM14、M15を動作する時についでも、基準
ANDドライバゲートが高くなる。これらのダミー装置
は、任意の入力ドライバゲートG2〜G5により現われる最
悪の負荷の場合に合うように基準ドライバゲートG1を容
量的に負荷するのに役立ち、同じようにダミーｎチャネ
ルトランジスタM34、M35は、任意のANDプレイン論理ラ
インA0〜A3により現われる最悪の負荷の場合に合うよう
にANDプレイン基準遅延線ARを容量的に負荷するのに役
立つ。それで、任意のANDプレイン論理ラインA0〜A3の
いずれかが放電するやいなやVSSに放電する。ARライン
放電が低いと、VDDおよびORプレイン論理ラインO0〜O3
に接続するＰチャネル負荷トランジスタM17〜M20をオン
する。ARライン上の信号はクロック信号から生じる（遅
延される）ので、ここでは負荷トランジスタM17〜M20を
クロック動作負荷トランジスタであると考えられる。
デコード状態にある時、クロック動作負荷トランジスタ
が高電圧状態に向けて、ORプレイン内の論理ラインをプ
ルしようとする。OR論理ラインのいずれかが高電圧にプ
ルされ、他方が低電圧を維持すると、ANDプレイン論理
ラインデコーディングの関数となる。ANDプレイン論理
ラインの関数となるこれらのORプレイン論理ラインが全
て誤ってデコードする（即ちVSSに放電する）と、ORプ
レインの対応するｎチャネルトランジスタはオフし、こ
れらのORプレイン論理ラインは、それらのＰチャネルの
クロック動作負荷トランジスタにより、高電圧にプルさ
れる。他方、少なくとも１つのANDプレイン論理ライン
の関数となるこれらのORプレイン論理ラインが正しくデ
コードする（即ち、VDDに予充電され続ける）と、ORプ
レインの対応するｎチャネルトランジスタはオンを維持
する。ORプレイン内のｎチャネルトランジスタM21〜M25
のオンインピーダンスは、Ｐチャネル負荷トランジスタ
のオンインピーダンスより十分少なく選択され、直流電
流が流れるにつれ、真のORプレイン論理ラインは、低電
圧レベル（VSSにおいてではないが）に留まる。PLAがデ
コード状態にある時にだけ直流電流が流れ、それで電力
消費は静的設計と比べると相対的に低くなる。
それで、遅延線によるORプレインクロックがANDプレイ
ンクロックから派生していることは非常に有利である。
しかしながら、遅延量はこの発明に関する限りにおいて
最適である。即ち、ORプレインに印加されるクロック信
号に遅延がなければ、動的ORプレインを有するPLAの場
合と違って、このPLAはなお適当にデコードするであろ
う。しかしながら、クロック動作負荷トランジスタとOR
プレインの全論理トランジスタとの間に同時に短期間が
存在するので、遅延のない場合において動力消費がいく
分増加する。ORプレインのクロック動作負荷装置が、オ
ンする前にANDプレイン論理ラインがデコードされた電
圧レベルに到達するような十分な遅延を与えれば、動力
消費の成分を排除する。遅延の中間レベルは中間の動力
消費を生じる。
ORプレイン論理ラインO0〜O3は、クロックにより制御で
きる最適出力ラッチング回路に接続する。クロックされ
るＰチャネルトランジスタM30〜M33は、ｎチャネルトラ
ンジスタM26〜M29をバイアスするのに役立つ。前記トラ
ンジスタM26〜M29は、ダイオードに接続されるトランジ
スタM26〜M29のスレッショルド電圧に等しい小さい正の
オフセット電圧を与える。このことは正に向かう出力信
号の上昇を速める。それら、ラインO0〜O3の出力信号が
クロックされる伝送ゲートT5〜T12を含む動的出力ラッ
チに印加され、CLOCKが高い（▲▼が低い）
時、伝送ゲートは、出力信号がインバータI5〜I8を通過
するのを許し、所望の出力用語Y0…Y3を生じる。必要な
らば、他の型式の出力回路を設けてもよい。
前記説明は、CMOS技術の典型的なものとなるように、ｎ
チャネル論理トランジスタ、Ｐチャネル予充電負荷トラ
ンジスタに対して行なったことに注意すべきである。し
かしながら、これらの機能に逆導電率型式のものも有効
である。この場合、電圧レベルに用いた“高い”という
用語は、それ以上負荷の電圧レベルに当てはまる。
【図面の簡単な説明】
図はこの発明の一実施例を概略図で示す。 主要符号の説明 M1〜M5;Pチャネル装置 AR〜A0;ANDプレインライン G1〜G5;ANDドライバゲート M21〜M25;nチャネル論理トランジスタ O0〜O3;ORプレイン論理ライン M6〜M13;論理トランジスタ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のAND入力ラインと複数の導電AND論理
    ラインからなるマトリックス、上記マトリックス内に配
    置された論理用トランジスタおよび該AND入力ラインに
    並列に配置された第１の制御ラインからのクロック信号
    により制御された外遊導AND論理ラインを高電圧レベル
    にするための複数の第１の予充電トランジスタを含むAN
    Dプレインと、 複数のOR入力ラインと複数の導電OR論理ラインからなる
    マトリックス、上記マトリックス内に配置された論理用
    トランジスタおよび制御電極への入力が低電圧レベルの
    時該OR論理ラインを高電圧レベルの方向に引き寄せるた
    めの複数の負荷トランジスタを含むORプレインとを有す
    るプログラマブル論配配列からなる集積回路において、 該ANDプレインが、さらに 該導電AND論理ラインと並列に配置されかつ該ORプレイ
    ン内の該負荷トランジスタの制御電極に直接接続される
    導電遅延線と、 該第１の制御ラインに制御電極が接続され該導電遅延線
    を該クロックが第１の状態にあるときに高電圧レベルに
    充電するための第２の予充電トランジスタと、 該AND入力ラインに並列に配置された第２の制御ライン
    と、 該第２の制御ラインに制御電極が接続され、該導電遅延
    線を該クロックが第２の状態にあるときに低電圧レベル
    に放電するための放電トランジスタと、 該マトリックス内に配置され、該第２の制御ラインに接
    続された、容量を形成する少なくとも一つのトランジス
    タと、 該マトリックスおよび該遅延線から構成される領域内に
    配置され、該遅延線に接続された、容量を形成する少な
    くとも一つのトランジスタ とを含むことを特徴とする集積回路。
  2. 【請求項２】特許請求の範囲第１項に記載の集積回路に
    おいて、 該ANDプレイン内の論理用トランジスタ（例えば、M6〜M
    13）に接続される入力ドライバ（例えば、G2〜G5）をさ
    らに含み、 該第２の制御ラインに接続され容量を形成するトランジ
    スタの数が、該入力ドライバのいずれかにより出会う最
    悪の負荷ケースに適合するのに十分であることを特徴と
    する集積回路。
  3. 【請求項３】特許請求の範囲第１項に記載の集積回路に
    おいて、 該遅延線に接続され容量を形成するトランジスタの数
    が、該AND論理ラインのいずれかにより出会う最悪の負
    荷ケースに適合するのに十分であることを特徴とする集
    積回路。
JP62182416A 1986-07-23 1987-07-23 Ｃｍｏｓプログラマブル論理配列 Expired - Lifetime JPH0773209B2 (ja)

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