JP2007151102A

JP2007151102A - ラインスキュー最小化装置

Info

Publication number: JP2007151102A
Application number: JP2006294666A
Authority: JP
Inventors: Jae-Hyeong Kim; キムヤエ−ヒョン; Patrick T Chuang; ティー．チャンパトリック; Chungji Lu; ルーチョンギ
Original assignee: Sony Corp; Sony Electronics Inc
Current assignee: Sony Corp; Sony Electronics Inc
Priority date: 2005-10-28
Filing date: 2006-10-30
Publication date: 2007-06-14
Also published as: US8542050B2; US20070096790A1

Abstract

【課題】集積度が高くなると、ルーティング金属配線は、より長い距離を引き回され、スキューが大きくなりやすい。本発明は、タイミングの変化が非常に小さい、タイミングスキュー最小化装置を提供する。
【解決手段】４つの位相信号を、４つの位相情報を含む１つの信号に圧縮する。したがって、全ての位相情報を含む信号は、同じラインを介して伝送され、この結果、金属配線の寸法が異なるために生じるスキューの問題を回避することができる。１つの信号が、２つの立ち上がりエッジ及び２つの立ち下がりエッジを有するので、第１及び第２の立ち上がりエッジ及び立ち下がりエッジを選択するイネーブル信号線を用いる。この処理では、クリティカル信号出力は１つのみであり、したがって、信号線は１本でよい。これにより、信号のスキュー及び必要なパワーの両方を削減することができる。
【選択図】図６

Description

関連出願

本出願は、米国特許法第１１９条（ｅ）項に基づき、同じ発明者が発明し、２００５年１０月２８日に出願された米国仮特許出願番号第６０／７３１，３９３号、発明の名称「ＤＬＬ４位相信号におけるラインスキュー最小化装置（Minimized-line skew generator on DLL 4 phase signals）」の優先権を主張する。２００５年１０月２８日に出願された米国仮特許出願番号第６０／７３１，３９３号、発明の名称「ＤＬＬ４位相信号におけるラインスキュー最小化装置」の全体は、参照により本願に援用される。

本発明は、クロック回路に関する。詳しくは、本発明は、メモリにおけるラインスキューの最小化に関する。

メモリを含む同期デジタルシステムは、１つ以上のクロック信号に基づいて、システム内の各要素を同期させる。通常、１つ以上のクロックラインを介して、１つ以上のクロック信号がシステムに亘って配信される。ここで、金属配線の幅及び高さの違いのために、システムの異なる部分のクロック信号の立ち上がりエッジは、必ずしも常に同期されるわけではない。システムのある部分における立ち上がりエッジ又は立ち下がりエッジと、システムの他の部分における対応する立ち上がりエッジ又は立ち下がりエッジとの間の時間差は「タイミングスキュー」又は「クロックスキュー」と呼ばれる。ダブルデータレートメモリでは、タイミングスキューは、非常に重要である。更に、集積回路密度が高くなると、ルーティング金属配線は、より長い距離を引き回され、これにより、スキューが大きくなりやすい。

クロックスキューにより、デジタルシステムが誤動作することがある。例えば、デジタルシステムの回路において、第１のフリップフロップ出力が、第２のフリップフロップ入力をドライブすることがよくある。両方のフリップフロップのクロック入力に同期されたクロックが供給されていれば、第１のフリップフロップのデータは、正しいタイミングで第２のフリップフロップに入力される。しかしながら、クロックスキューによって第２のフリップフロップの有効なエッジが遅延している場合、第２のフリップフロップは、第１のフリップフロップの状態が変化する前に、第１のフリップフロップからデータを受け取れないことがある。

デジタルシステムでは、クロックスキューを最小化するために遅延ロックループが用いられる。遅延ロックループは、通常、遅延要素を用いて、システムのある部分における基準クロック信号の有効なエッジを、システムの他の部分からのフィードバッククロック信号に同期させる。

従来の遅延ロックループのブロック図を図１Ａに示す。基準クロック信号１００は、入力バッファ１０２に供給される。入力バッファ１０２は、クロック信号１００を含むメモリデータ信号を一時的に保存する。入力バッファ１０２は、時間ｔ経過後、遅延セル１０４及びチャージポンプ／位相検出器１０６にデータを供給する。遅延セル１０４は、必要に応じて、入力クロック信号を遅延させる。チャージポンプ／位相検出器１０６は、局部発振器（図示せず）の位相と、基準クロック信号１００とを比較する。また、チャージポンプ／位相検出器１０６は、基準クロック信号１００が局部発振器（図示せず）より進んでいるか遅れているかに応じて、正チャージパルス又は負チャージパルス（positive or negative charge pulse）によって、局部発振器（図示せず）が基準クロック信号１００と同じ周波数を維持するようにする。遅延セル１０４と、チャージポンプ／位相検出器１０６とは、連携して、信号の位相及び周波数を適切に維持する。そして、ドライバ１０８は、修正された信号を受け取り、各出力ラインＣ＿０（１１０）、Ｃ＿９０（１１２）、Ｃ＿１８０（１１４）及びＣ＿２７０（１１６）に信号をドライブする。ここでは、各位相信号に対応する４つの別々の出力ラインがあり、各ラインは、それぞれ異なる寸法を有することがあるため、データ信号にスキュー１１８が生じる可能性がある。

従来の手法におけるタイミングチャートを図１Ｂに示す。図１Ｂに示すように、０度、９０度、１８０度、２７０度の４つの異なる位相を有する４つの別々の信号が存在する。信号は、それぞれ個別のワイヤを介して伝送されるため、左右の矢印によって示すように、スキュー１１８が生じる可能性がある。

図２は、センタ整列方式（center aligned scheme）のメモリの具体的な内部を示す図である。メモリ内には、遅延ロックループ２００が設けられている。上述したように、遅延ロックループは、異なる信号の位相を維持し、それぞれのライン、１１０、１１２、１１４、１１６（図１Ａ）に信号を供給する。ライン１１０、１１２、１１４、１１６（図１Ａ）は、ケーブル２０２として結束されている。各ケーブルは、それぞれの受信機２０４に接続されている。各受信機２０４内には、異なる厚さを有する異なる金属配線が用いられていることがあり、これによりデータにスキューが生じる可能性がある。

本発明は、タイミングの変化が非常に小さい、タイミングスキュー最小化装置を提供する。本発明では、４つの位相信号を、４つの位相情報を含む１つの信号に圧縮する。したがって、全ての位相情報を含む信号は、同じラインを介して伝送され、この結果、金属配線の寸法が異なるために生じるスキューの問題を回避することができる。１つの信号が、２つの立ち上がりエッジ及び２つの立ち下がりエッジを有するので、第１及び第２の立ち上がりエッジ及び立ち下がりエッジを選択するイネーブル信号線を用いる。この処理では、クリティカル信号出力は１つのみであり、したがって、信号線は１本でよい。これにより、信号のスキュー及び必要なパワーの両方を削減することができる。

一側面においては、タイミングスキューを最小化するタイミングスキュー最小化装置は、４位相クロック信号を生成する１つ以上のクロックパルス発生器と、１つ以上のクロックパルス発生器に接続され、４位相クロック信号を受信し、伝送する単一のクロック信号線と、４位相イネーブル信号を生成する１つ以上のイネーブルパルス発生器と、１つ以上のイネーブルパルス発生器に接続され、４位相イネーブル信号を受信し、伝送するイネーブル信号線とを備える。４位相クロック信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含む。第１の立ち上がりエッジは、０度情報を含み、第２の立ち上がりエッジは、１８０度情報を含む。第１の立ち下がりエッジは、９０度情報を含み、第２の立ち下がりエッジは、２７０度情報を含む。４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用される。ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用される。１つ以上のクロックパルス発生器は、第１のトランジスタをトリガする第１のパルスを生成する０度パルス発生器と、第２のトランジスタをトリガする第２のパルスを生成する９０度パルス発生器と、第３のトランジスタをトリガする第３のパルスを生成する１８０度パルス発生器と、第４のトランジスタをトリガする第４のパルスを生成する２７０度パルス発生器とを備えていてもよい。１つ以上のイネーブルパルス発生器は、第５のトランジスタをトリガする第５のパルスを生成する９０度パルス発生器と、第６のトランジスタをトリガする第６のパルスを生成する２７０度パルス発生器とを備えていてもよい。イネーブル信号は、１サイクルに２つの遷移を含んでいてもよい。

他の側面として、タイミングスキューを最小化するタイミングスキュー最小化装置は、４位相クロック信号を生成する１つ以上のクロックパルス発生器と、４位相イネーブル信号を生成する１つ以上のイネーブルパルス発生器と、４位相クロック信号及び４位相イネーブル信号を搬送するための信号線の対と、信号線の対の１つの信号線に接続され、４位相クロック信号をドライブする第１のドライバと、信号線の対の他方の信号線に接続され、４位相イネーブル信号をドライブする第２のドライバとを備える。４位相クロック信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含む。第１の立ち上がりエッジは、０度情報を含み、第２の立ち上がりエッジは、１８０度情報を含む。第１の立ち下がりエッジは、９０度情報を含み、第２の立ち下がりエッジは、２７０度情報を含む。４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用される。ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用される。１つ以上のクロックパルス発生器は、第１のトランジスタをトリガする第１のパルスを生成する０度パルス発生器と、第２のトランジスタをトリガする第２のパルスを生成する９０度パルス発生器と、第３のトランジスタをトリガする第３のパルスを生成する１８０度パルス発生器と、第４のトランジスタをトリガする第４のパルスを生成する２７０度パルス発生器とを備えていてもよい。１つ以上のイネーブルパルス発生器は、第５のトランジスタをトリガする第５のパルスを生成する９０度パルス発生器と、第６のトランジスタをトリガする第６のパルスを生成する２７０度パルス発生器とを備えていてもよい。イネーブル信号は、１サイクルに２つの遷移を含んでいてもよい。

更に他の側面として、タイミングスキューを最小化するタイミングスキュー最小化方法は、４つの位相クロック信号を１つの圧縮４位相クロック信号に圧縮するステップと、４位相イネーブル信号を生成するステップと、単一のクロック信号線を介して、圧縮４位相クロック信号を、及びイネーブル信号線を介して、４位相イネーブル信号を１つ以上の受信機に配信するステップとを有する。１つの圧縮４位相信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含む。第１の立ち上がりエッジは、０度情報を含み、第２の立ち上がりエッジは、１８０度情報を含む。第１の立ち下がりエッジは、９０度情報を含み、第２の立ち下がりエッジは、２７０度情報を含む。４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用される。ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用される。イネーブル信号は、１サイクルに２つの遷移を含んでいてもよい。

以下、半導体用のスキュー最小化装置について説明する。詳しくは、スキュー最小化装置は、例えば、高速スタティックランダムアクセスメモリ（Static Random Access MemoryＳＲＡＭ）又は同期ダイナミックＲＡＭ（Synchronized Dynamic RAM：ＳＤＲＡＭ）等のセンタ整列方式（center-aligned scheme）のダブルデータレート（Double Data Rate：ＤＤＲ）メモリに用いられる。

遅延ロックループ（Delayed Lock Loop：ＤＬＬ）信号は、４位相（０度／９０度／１８０度／２７０度）信号である。上述のように、メモリチップ密度が高くなると、ＤＬＬ出力信号が受信機に供給されるまでの距離が長くなる。ここで、ワイヤの材料の高さ又は幅が不規則であり、及び重大な寸法バイアスが存在すると、４つの独立した金属ワイヤを用いる従来の手法では、各信号の間に大きな誤差又はスキューが生じる可能性があった。

本発明は、１つのクリティカル信号を用い、すなわち、クリティカルデータのために１つの信号線のみを用いるシステムを提供する。また、１つのクリティカル信号に加えて、４位相イネーブル信号である非クリティカル信号も用いる。０度信号及び１８０度信号は、立ち上がりエッジであり、９０度信号及び２７０度信号は、立ち下がりエッジであるので、イネーブル信号は、０度信号、１８０度信号、９０度信号、２７０度信号の情報を識別することができる。

図３は、１つの位相信号線３１０と、１つの位相イネーブル信号線３１２とを有する遅延ロックループのブロック図である。基準クロック信号３００は、入力バッファ３０２に供給される。入力バッファ３０２は、基準クロック信号３００を含むデータ信号を一時的に保存する。入力バッファ３０２は、時間ｔ経過後、遅延セル３０４及びチャージポンプ／位相検出器３０６にデータを供給する。遅延セル３０４は、必要に応じて、入力クロック信号を遅延させる。チャージポンプ／位相検出器３０６は、局部発振器（図示せず）の位相と、基準クロック信号３００とを比較する。また、チャージポンプ／位相検出器３０６は、基準クロック信号３００が局部発振器（図示せず）より進んでいるか遅れているかに応じて、正チャージパルス又は負チャージパルス（positive or negative charge pulse）によって、局部発振器（図示せず）が基準クロック信号３００と同じ周波数を維持するようにする。遅延セル３０４と、チャージポンプ／位相検出器３０６とは、連携して、信号の位相及び周波数を適切に維持する。そして、ドライバ３０８は、修正された信号を受け取り、位相信号線３１０に信号をドライブする。ドライバ３０８は、４つの別々の位相信号を１つに混合し、これにより、４つの個別の信号線ではなく、１つの信号線のみを使用し、この結果、スキューが最小化される。位相イネーブル信号線３１２は、混合信号から信号を選択するために用いられる。従来の手法は、本発明に基づくスキュー最小化装置とは異なり、４つの独立した信号を送り、出力データを表すために０度信号及び１８０度信号を用い、出力クロックを表すために９０度信号及び２７０度信号を用い、１サイクルに８つの遷移がある。本発明に基づく手法では、１サイクルに４つ遷移がある。

圧縮位相信号のタイミングチャートを図４に示す。図４には、入力信号４００が示されている。０度クロック４０２は、立ち下がりエッジを有し、この立ち下がりエッジは、４位相クロック信号４１０の第１の立ち上がりエッジになる。９０度クロック信号４０４は、立ち上がりエッジを有し、この立ち上がりエッジは、４位相クロック信号４１０の第１の立ち下がりエッジになる。１８０度クロック信号４０６は、立ち下がりエッジを有し、この立ち下がりエッジは、４位相クロック信号４１０の第２の立ち上がりエッジになる。２７０度クロック信号４０８は、立ち上がりエッジを有し、この立ち上がりエッジは、４位相クロック信号４１０の第２の立ち下がりエッジになる。このようにして、４つの異なる位相クロック４０２、４０４、４０６、４０８の全てが１つの４位相クロック信号４１０に結合される。クロックの受信機側では、４位相クロック信号４１０に基づき、出力データ信号４１２及び出力クロック信号４１４が生成される。

圧縮位相イネーブル信号のタイミングチャートを図５に示す。上述したように、４つの異なる位相クロック４０２、４０４、４０６及び４０８は、１つの４位相クロック信号４１０に結合される。４位相イネーブル信号４１６は、異なる位相情報を表す２つの立ち上がりエッジ及び２つの立ち下がりエッジを含むため、これを用いて、４位相信号内の正しい位相を示すことができる。４位相クロック信号４１０の立ち上がりエッジに対して、４位相イネーブル信号４１６がハイである場合、出力は０度信号である。４位相クロック信号４１０の立ち下がりエッジに対して、受信機側４１８の４位相イネーブル信号がハイである場合、出力は９０度信号である。４位相クロック信号４１０の立ち上がりエッジに対して、４位相イネーブル信号４１６がローである場合、出力は１８０度信号である。４位相クロック信号４１０の立ち下がりエッジに対して、受信機側４１８の４位相イネーブル信号がローである場合、出力は２７０度信号である。

圧縮４位相信号生成器及び４位相イネーブル信号生成器の回路図を図６に示す。４位相信号生成器において、ＮＡＮＤゲート６４４は、第１の入力６４０として入力パブ（input pub）を受け取る。ＮＡＮＤゲート６４４の出力信号は、インバータ６４６に入力される。ＮＡＮＤゲート６４４の第２の入力端子６４２には、インバータ６４６からの出力信号が入力される。インバータ６４６の出力端子は、Ｃｏｍノード６１６及びドライバ６１４に接続されている。０度パルス発生器６００は、Ｐ型金属酸化膜半導体（Positive-channel Metal-Oxide Semiconductor：ＰＭＯＳ）トランジスタＰ１（６０２）のゲート６５０”に接続されている。ＰＭＯＳトランジスタＰ１（６０２）のソース６５０’は、電圧源Ｖｃｃ６４８に接続されている。ＰＭＯＳトランジスタＰ１（６０２）のドレイン６５０は、Ｃｏｍノード６１６に接続されている。９０度パルス発生器６００’は、Ｎ型金属酸化膜半導体（Negative-channel Metal-Oxide Semiconductor：ＮＭＯＳ）トランジスタＮ１（６０６）のゲート６５４”に接続されている。ＮＭＯＳトランジスタＮ１（６０６）のドレイン６５４’は、Ｃｏｍノード６１６及びＰＭＯＳトランジスタＰ１（６０２）のドレイン６５０に接続されている。ＮＭＯＳトランジスタＮ１（６０６）のソース６５４は、アース６５８に接地されている。１８０度パルス発生器６００”は、ＰＭＯＳトランジスタＰ２（６０４）のゲート６５２”に接続されている。ＰＭＯＳトランジスタＰ２（６０４）のソース６５２’は、電圧源Ｖｃｃ６４８’に接続されている。ＰＭＯＳトランジスタＰ２（６０４）のドレイン６５２は、Ｃｏｍノード６１６及びＰＭＯＳトランジスタＰ２（６０４）のドレインに接続されている。２７０度パルス発生器６００”’は、ＮＭＯＳトランジスタＮ２（６０８）のゲート６５６”に接続されている。ＮＭＯＳトランジスタＮ２（６０８）のドレイン６５６’は、Ｃｏｍノード６１６及びＰＭＯＳトランジスタＰ２（６０４）のドレインに接続されている。ＮＭＯＳトランジスタＮ２（６０８）のソース６５６は、アース６５８’に接地されている。ドライバ６１４は、Ｃｏｍノード６１６に接続され、４位相クロック信号６３０をドライブする。

４位相信号生成器において、ＮＡＮＤゲート６６４は、第１の入力６６０として入力パブ（input pub）を受け取る。ＮＡＮＤゲート６６４の出力信号は、インバータ６６６に入力される。ＮＡＮＤゲート６６４の第２の入力端子６６２には、インバータ６６６からの出力信号が入力される。また、ＮＡＮＤゲート６６４の出力端子は、Ｃｏｍ＿ｅｎノード６３４及びドライバ６２６に接続されている。０度パルス発生器６２０は、ＰＭＯＳトランジスタＰ３（６２２）のゲート６６８”に接続されている。ＰＭＯＳトランジスタＰ３（６２２）のソース６６８’は、電圧源Ｖｃｃ６４８’に接続されている。ＰＭＯＳトランジスタＰ３（６２２）のドレイン６６８は、Ｃｏｍ＿ｅｎノード６３４に接続されている。２７０度パルス発生器６２０’は、ＮＭＯＳトランジスタＮ３（６２４）のゲート６７０”に接続されている。ＮＭＯＳトランジスタＮ３（６２４）のドレイン６７０’は、Ｃｏｍ＿ｅｎノード６３４及びＰＭＯＳトランジスタＰ３（６２２）のドレインに接続されている。ＮＭＯＳトランジスタＮ３（６２４）のソース６７０は、アース６５８”に接地されている。ドライバ６２６は、Ｃｏｍノード６３４に接続され、４位相イネーブル信号６３２をドライブする。

パルス発生器６００は、ＤＬＬ回路からの０度信号の出力に基づいて、ＰＭＯＳトランジスタＰ１（６０２）をオンにトリガする負パルス（negative pulse）を生成する。ＰＭＯＳトランジスタＰ１（６０２）をオンにすることによって、Ｃｏｍノード６１６の電圧はハイになる。パルス発生器６００’は、ＤＬＬ回路からの９０度信号の出力に基づいて、ＮＭＯＳトランジスタＮ１（６０６）をオンにトリガする正パルス（positive pulse）を生成する。ＮＭＯＳトランジスタＮ１（６０６）をオンにすることによって、Ｃｏｍノード６１６の電圧はローになる。パルス発生器６００”は、ＤＬＬ回路からの１８０度信号の出力に基づいて、ＰＭＯＳトランジスタＰ２（６０４）をオンにトリガする負パルスを生成する。ＰＭＯＳトランジスタＰ２（６０４）をオンにすることによって、Ｃｏｍノード６１６の電圧はハイになる。パルス発生器６００”’は、ＤＬＬ回路からの２７０度信号の出力に基づいて、ＮＭＯＳトランジスタＮ２（６０８）をオンにトリガする正パルスを生成する。ＮＭＯＳトランジスタＮ２（６０８）をオンにすることによって、Ｃｏｍノード６１６の電圧はローになる。この処理によって、図４のタイミングチャートに示す４位相クロック信号６３０が生成される。４位相イネーブル信号は、０度位相を１８０度位相から識別し、及び９０度位相を２７０度位相から識別するために用いられる。

パルス発生器６２０は、ＤＬＬ回路からの９０度信号の出力に基づいて、ＰＭＯＳトランジスタＰ３（６２２）をオンにトリガする負パルスを生成する。ＰＭＯＳトランジスタＰ３（６２２）をオンにすることによって、Ｃｏｍ＿ｅｎノード６３４の電圧はハイになる。パルス発生器６２０’は、ＤＬＬ回路からの２７０度信号の出力に基づいて、ＮＭＯＳトランジスタＮ３（６２４）をオンにトリガする正パルスを生成する。ＮＭＯＳトランジスタＮ３（６２４）をオンにすることによって、Ｃｏｍ＿ｅｎノード６３４の電圧はローになる。この処理によって、４位相イネーブル信号６３２が生成される。

圧縮４位相クロック信号生成器の出力側の回路図を図７に示す。第１の受信機７０２には、０度及び１８０度のクロック位相に関する４位相クロック信号６３０及び４位相イネーブル信号６３２が供給される。メモリデータ７０６には、第１の受信機７０２も供給される。９０度及び２７０度のクロック位相のための第２の受信機７０４は、ラッチ７００に接続されている。第２の受信機７０４は、ラッチ７００から４位相クロック信号６３０及び出力を受け取る。ラッチ７００は、クロックとして４位相クロック信号６３０を提供し、入力データとして４位相イネーブル信号６３２を提供する。ラッチ７００の出力は、４位相クロック信号６３０の０度情報ではハイになり、４位相クロック信号６３０の１８０度情報ではローになる。第１の受信機７０２は、出力データ７０８を生成し、第２の受信機は、出力クロック７１０を生成する。

本発明は、タイミングの変化が非常に小さい、タイミングスキュー最小化装置を提供する。本発明では、４つの位相信号を、４つの位相情報を含む１つの信号に圧縮する。４位相クロック情報は、プッシュ−プルトランジスタ法（using push-pull transistor scheme）によって圧縮される。表１に示すシミュレーション結果では、本発明によって、スキューを約７６％の削減し、必要なパワーを約４８％削減することができた。１サイクル内の遷移の回数は、従来の手法では、８回であったが、本発明では、４回のみである。これにより、必要な電力が大幅に削減される。更に、４本の金属配線に代えて、２つの金属配線だけが用いられる。これにより、必要な回路が縮小され、単純化される。上述したように、ＤＬＬからの０度信号は、ＰＭＯＳトランジスタゲート電圧をトリガし、４位相信号の第１の立ち上がりエッジを生成する負パルスを生成する。ＤＬＬからの９０度信号は、ＮＭＯＳトランジスタゲート電圧をトリガし、４位相信号の第１の立ち下がりエッジを生成する正パルスを生成する。ＤＬＬからの１８０度信号は、ＰＭＯＳトランジスタゲート電圧をトリガし、４位相信号の第２の立ち上がりエッジを生成する負パルスを生成する。ＤＬＬからの２７０度信号は、ＰＭＯＳトランジスタゲート電圧をトリガし、４位相信号の第２の立ち上がりエッジを生成する正パルスを生成する。従来の技術では、４つのクリティカル信号出力があったが、この処理によって、本発明では、クリティカル信号出力を１つだけにすることができる。

本発明では、０度、９０度、１８０度、２７０度のパルス発生器が、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと連携して、４位相クロック信号及び４位相イネーブル信号を生成する。４つの全ての位相を１つの信号内に含ませた後は、４位相クロック信号を１本の信号線だけで伝送することができる。第２の信号線は、４位相イネーブル信号の伝送に用いられる。４位相クロック信号及び４位相イネーブル信号は、クロックのために、及びこの結果出力データと出力クロックのために受信機に送信される。

実際の動作では、本発明では、圧縮４位相クロック信号である１つのクリティカル信号のみを送信する。圧縮４位相クロック信号は、０度クロック信号、９０度クロック信号、１８０度クロック信号及び２７０度クロック信号を１つの信号に圧縮して生成される。０度信号と１８０度信号とを識別し、又は９０度信号と２７０度信号とを識別するために、このクリティカル信号に加えて非クリティカル信号である１つの４位相クロックイネーブル信号を送信する。４位相イネーブル信号は、４位相クロック信号に対して、±４分の１サイクル（ｔＣＫ／４）の基準マージンを有するので、クリティカル信号でない。このように、全ての位相情報が１つの信号線を介して同じ信号内で伝送されるので、タイミングスキューの問題が最小化される。

本発明の構成及び動作原理を明瞭に説明するために、様々な詳細を含む特定の実施例を用いて本発明を説明した。このような特定の実施例の説明及びその詳細は、特許請求の範囲を制限するものではない。本発明の主旨及び範囲から逸脱することなく、例示的に選択された実施例を変更できることは、当業者にとって明らかである。

従来の遅延ロックループのブロック図である。従来のタイミングチャートである。メモリの内部の具体例を示す図である。遅延ロックループのブロック図である。圧縮位相信号のタイミングチャートである。圧縮位相イネーブル信号のタイミングチャートである。圧縮４位相信号生成器及び４位相イネーブル信号生成器の回路図である。圧縮４位相信号生成器の出力側の回路図である。

Claims

タイミングスキューを最小化するタイミングスキュー最小化装置において、
４位相クロック信号を生成する１つ以上のクロックパルス発生器と、
上記１つ以上のクロックパルス発生器に接続され、上記４位相クロック信号を受信し、伝送する単一のクロック信号線と、
４位相イネーブル信号を生成する１つ以上のイネーブルパルス発生器と、
上記１つ以上のイネーブルパルス発生器に接続され、上記４位相イネーブル信号を受信し、伝送するイネーブル信号線とを備えるタイミングスキュー最小化装置。
上記４位相クロック信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含むことを特徴とする請求項１記載のタイミングスキュー最小化装置。
上記第１の立ち上がりエッジは、０度情報を含み、上記第２の立ち上がりエッジは、１８０度情報を含むことを特徴とする請求項２記載のタイミングスキュー最小化装置。
上記第１の立ち下がりエッジは、９０度情報を含み、上記第２の立ち下がりエッジは、２７０度情報を含むことを特徴とする請求項２記載のタイミングスキュー最小化装置。
上記４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用されることを特徴とする請求項２記載のタイミングスキュー最小化装置。
上記ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用されることを特徴とする請求項２記載のタイミングスキュー最小化装置。
上記１つ以上のクロックパルス発生器は、第１のトランジスタをトリガする第１のパルスを生成する０度パルス発生器と、第２のトランジスタをトリガする第２のパルスを生成する９０度パルス発生器と、第３のトランジスタをトリガする第３のパルスを生成する１８０度パルス発生器と、第４のトランジスタをトリガする第４のパルスを生成する２７０度パルス発生器とを備えることを特徴とする請求項１記載のタイミングスキュー最小化装置。
上記１つ以上のイネーブルパルス発生器は、第５のトランジスタをトリガする第５のパルスを生成する９０度パルス発生器と、第６のトランジスタをトリガする第６のパルスを生成する２７０度パルス発生器とを備えることを特徴とする請求項７記載のタイミングスキュー最小化装置。
上記イネーブル信号は、１サイクルに２つの遷移を含むことを特徴とする請求項１記載のタイミングスキュー最小化装置。
タイミングスキューを最小化するタイミングスキュー最小化装置において、
４位相クロック信号を生成する１つ以上のクロックパルス発生器と、
４位相イネーブル信号を生成する１つ以上のイネーブルパルス発生器と、
上記４位相クロック信号及び４位相イネーブル信号を搬送するための信号線の対と、
上記信号線の対の１つの信号線に接続され、上記４位相クロック信号をドライブする第１のドライバと、
上記信号線の対の他方の信号線に接続され、上記４位相イネーブル信号をドライブする第２のドライバとを備えるタイミングスキュー最小化装置。
上記４位相クロック信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含むことを特徴とする請求項１０記載のタイミングスキュー最小化装置。
上記第１の立ち上がりエッジは、０度情報を含み、上記第２の立ち上がりエッジは、１８０度情報を含むことを特徴とする請求項１１記載のタイミングスキュー最小化装置。
上記第１の立ち下がりエッジは、９０度情報を含み、上記第２の立ち下がりエッジは、２７０度情報を含むことを特徴とする請求項１１記載のタイミングスキュー最小化装置。
上記４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用されることを特徴とする請求項１１記載のタイミングスキュー最小化装置。
上記ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用されることを特徴とする請求項１１記載のタイミングスキュー最小化装置。
上記１つ以上のクロックパルス発生器は、第１のトランジスタをトリガする第１のパルスを生成する０度パルス発生器と、第２のトランジスタをトリガする第２のパルスを生成する９０度パルス発生器と、第３のトランジスタをトリガする第３のパルスを生成する１８０度パルス発生器と、第４のトランジスタをトリガする第４のパルスを生成する２７０度パルス発生器とを備えることを特徴とする請求項１１記載のタイミングスキュー最小化装置。
上記１つ以上のイネーブルパルス発生器は、第５のトランジスタをトリガする第５のパルスを生成する９０度パルス発生器と、第６のトランジスタをトリガする第６のパルスを生成する２７０度パルス発生器とを備えることを特徴とする請求項１６記載のタイミングスキュー最小化装置。
上記イネーブル信号は、１サイクルに２つの遷移を含むことを特徴とする請求項１０記載のタイミングスキュー最小化装置。
タイミングスキューを最小化するタイミングスキュー最小化方法において、
４つの位相クロック信号を１つの圧縮４位相クロック信号に圧縮するステップと、
４位相イネーブル信号を生成するステップと、
単一のクロック信号線を介して、上記圧縮４位相クロック信号を、及びイネーブル信号線を介して、４位相イネーブル信号を１つ以上の受信機に配信するステップとを有するタイミングスキュー最小化方法。
上記１つの圧縮４位相信号は、１サイクルに、第１の立ち上がりエッジ、第２の立ち上がりエッジ、第１の立ち下がりエッジ及び第２の立ち下がりエッジを含むことを特徴とする請求項１９記載のタイミングスキュー最小化方法。
上記第１の立ち上がりエッジは、０度情報を含み、上記第２の立ち上がりエッジは、１８０度情報を含むことを特徴とする請求項２０記載のタイミングスキュー最小化方法。
上記第１の立ち下がりエッジは、９０度情報を含み、上記第２の立ち下がりエッジは、２７０度情報を含むことを特徴とする請求項２０記載のタイミングスキュー最小化方法。
上記４位相イネーブル信号は、第１の立ち上がりエッジと第２の立ち上がりエッジを識別するために使用されることを特徴とする請求項２０記載のタイミングスキュー最小化方法。
上記ラッチは、第１の立ち下がりエッジと第２の立ち下がりエッジを識別するために使用されることを特徴とする請求項２０記載のタイミングスキュー最小化方法。
上記イネーブル信号は、１サイクルに２つの遷移を含むことを特徴とする請求項１９記載のタイミングスキュー最小化方法。