JPS6226564A - プロセツサシステム - Google Patents
プロセツサシステムInfo
- Publication number
- JPS6226564A JPS6226564A JP16649185A JP16649185A JPS6226564A JP S6226564 A JPS6226564 A JP S6226564A JP 16649185 A JP16649185 A JP 16649185A JP 16649185 A JP16649185 A JP 16649185A JP S6226564 A JPS6226564 A JP S6226564A
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- JP
- Japan
- Prior art keywords
- interrupt
- signal
- interrupt request
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプロセッサシステムに関する。
従来、マイクロプロセッサシステムの割込バスは、例え
ば第３図に示すように、割込要求信号ＩＲＱから割込要
求信号ＩＲ７のように、割込制御回路２０の割込入力Ｉ
ＲＱからＩＲ７をそのままシステムバス（信号線２１〜
２８）に引き出し、各割込要求信号に１個の割込要求フ
リップ・フロップ（この場合、割込入力ＩＲＱ、ＩＲＩ
に対してそれぞれフリップ・フロップ２９．３０）を接
続するようになっていた。
ば第３図に示すように、割込要求信号ＩＲＱから割込要
求信号ＩＲ７のように、割込制御回路２０の割込入力Ｉ
ＲＱからＩＲ７をそのままシステムバス（信号線２１〜
２８）に引き出し、各割込要求信号に１個の割込要求フ
リップ・フロップ（この場合、割込入力ＩＲＱ、ＩＲＩ
に対してそれぞれフリップ・フロップ２９．３０）を接
続するようになっていた。
上述した従来のプロセッサシステムでは、割込バスの割
込要求信号線に１個の割込要求しか接続できないため、
システムの拡張により将来必要となる割込要求の数を考
慮し、実際に使用している本数以上の割込要求信号線を
予めシステムバスに用意しておかなければならず、シス
テムバスの信号線数に制限のあるシステムでは、十分な
本数の割込要求信号線を確保できないため、システムの
拡張性が制限される欠点がある。
込要求信号線に１個の割込要求しか接続できないため、
システムの拡張により将来必要となる割込要求の数を考
慮し、実際に使用している本数以上の割込要求信号線を
予めシステムバスに用意しておかなければならず、シス
テムバスの信号線数に制限のあるシステムでは、十分な
本数の割込要求信号線を確保できないため、システムの
拡張性が制限される欠点がある。
本発明のプロセッサシステムは、ワイヤードオア回路を
構成する割込要求信号線と５割込要求信号線を生成する
ためのクロック信号線および同期信号線で構成された割
込バスと、割込バスのクロック信号および同期信号によ
り割込要求信号線にオーブンコレクタゲートを介して割
込要求信号を出力するパラレルイン・シリアルアウト・
シフトレジスタから構成された複数の割込要求回路と１
割込要求信号線から割込要求信号を割込バスのクロック
信号に同期してシリアルイン・パラレルアウト壷シフト
レジスタに読込み、その出力信号を同期信号でラッチし
、割込制御回路へ全ての割込要求回路の割込信号レベル
を並列信号として出力する割込受信回路を有している。
構成する割込要求信号線と５割込要求信号線を生成する
ためのクロック信号線および同期信号線で構成された割
込バスと、割込バスのクロック信号および同期信号によ
り割込要求信号線にオーブンコレクタゲートを介して割
込要求信号を出力するパラレルイン・シリアルアウト・
シフトレジスタから構成された複数の割込要求回路と１
割込要求信号線から割込要求信号を割込バスのクロック
信号に同期してシリアルイン・パラレルアウト壷シフト
レジスタに読込み、その出力信号を同期信号でラッチし
、割込制御回路へ全ての割込要求回路の割込信号レベル
を並列信号として出力する割込受信回路を有している。
割込要求回路の割込要求信号は、同期信号とクロック信
号に同期したシリアルデータとして割込要求信号線を経
て割込受信回路に入力され、割込制御回路に並列に出力
されるので、システムバス中の割込バスの信号線の本数
は３木で済み、割込要求の数が増加してもシステムバス
は何ら変更する必要がない。
号に同期したシリアルデータとして割込要求信号線を経
て割込受信回路に入力され、割込制御回路に並列に出力
されるので、システムバス中の割込バスの信号線の本数
は３木で済み、割込要求の数が増加してもシステムバス
は何ら変更する必要がない。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマイクロプロセッサシステムの一実施
例の回路図、第２図は第１図の回路の動作を示すタイム
チャートである。
例の回路図、第２図は第１図の回路の動作を示すタイム
チャートである。
割込バスはクロック信号線１、同期信号線２および割込
要求信号線３で構成されている。クロック゛信号ＣＫは
クロック発生器４によって生成される。同期信号５ＹＮ
Ｃは同期信号発生面路５によって生成され、クロック信
号ＧＫに同期している。同期信号５ＹＮＣの周期は割込
制御回路６の割込入力数（この場合、８）に一致してい
る０割込要求信号線３はワイヤードオア回路１１を構成
しており１割込要求がいずれの割込要求回路７．８から
も出力されていない場合は、プルアップ抵抗１０でハイ
レベルにプルアップされている０割込要求回路７はフリ
ップ・フロップ７Ａとパラレルイン・シリアルアウト・
シフトレジスタ７Ｂとオープンコレクタインバータ７Ｃ
で構成され１割込パスのクロック信号ＧＫおよび同期信
号ＳＹＮ、Ｃに同期し１割込要求信号線３にオープンコ
レクタインバータ７Ｃを介して割込要求信号ＩＲを出力
する。同様に、割込要求回路８はフリップ・フロップ８
ＡとパラレルインΦシリアルアウト・シフトレジスタ８
Ｂとオープンコレクタインバータ８Ｃで構成され、割込
バスのクロック信号ＣＫおよび同期信号５ＹＮＣに同期
し、割込要求信号線３にオープンコレクタインバータ８
Ｃを介して割込要求信号ＩＲを出力する０割込制御回路
６はＩＲＯ〜ＩＲ７の割込入力を有し、出力端子ＩＲＱ
から信号線１３を介してＣＰＵ１２に割込をかける０割
込要求回路７は割込レベル０の割込制御回路６の割込入
力ＩＲＱに、また、割込要求回路８は割込レベル１の割
込制御回路６の割込入力ＩＲＩに対応している０割込要
求が発生していない状態では割込入力ＩＲＯ〜ＩＲ７は
全てローレベルとなり１割込制御回路６は割込要求なし
と判断する０割込受信回路９は割込要求信号線３の信号
をインバータ８Ａを介してシフトジスタ８Ｂにクロック
信号ＧＫに同期して読込み、８回路エツジトリガ・フリ
ップ・フロップ８Ｄによって、フリップ・フロップ８Ｃ
から出力され、同期信号５ＹＮＣから１クロー、り遅れ
た信号でシフトレジスタ９Ｂの出力をラッチし、割込制
御回路６の割込入力ＩＲＱからＩＲ７の全入力を出力す
る。
要求信号線３で構成されている。クロック゛信号ＣＫは
クロック発生器４によって生成される。同期信号５ＹＮ
Ｃは同期信号発生面路５によって生成され、クロック信
号ＧＫに同期している。同期信号５ＹＮＣの周期は割込
制御回路６の割込入力数（この場合、８）に一致してい
る０割込要求信号線３はワイヤードオア回路１１を構成
しており１割込要求がいずれの割込要求回路７．８から
も出力されていない場合は、プルアップ抵抗１０でハイ
レベルにプルアップされている０割込要求回路７はフリ
ップ・フロップ７Ａとパラレルイン・シリアルアウト・
シフトレジスタ７Ｂとオープンコレクタインバータ７Ｃ
で構成され１割込パスのクロック信号ＧＫおよび同期信
号ＳＹＮ、Ｃに同期し１割込要求信号線３にオープンコ
レクタインバータ７Ｃを介して割込要求信号ＩＲを出力
する。同様に、割込要求回路８はフリップ・フロップ８
ＡとパラレルインΦシリアルアウト・シフトレジスタ８
Ｂとオープンコレクタインバータ８Ｃで構成され、割込
バスのクロック信号ＣＫおよび同期信号５ＹＮＣに同期
し、割込要求信号線３にオープンコレクタインバータ８
Ｃを介して割込要求信号ＩＲを出力する０割込制御回路
６はＩＲＯ〜ＩＲ７の割込入力を有し、出力端子ＩＲＱ
から信号線１３を介してＣＰＵ１２に割込をかける０割
込要求回路７は割込レベル０の割込制御回路６の割込入
力ＩＲＱに、また、割込要求回路８は割込レベル１の割
込制御回路６の割込入力ＩＲＩに対応している０割込要
求が発生していない状態では割込入力ＩＲＯ〜ＩＲ７は
全てローレベルとなり１割込制御回路６は割込要求なし
と判断する０割込受信回路９は割込要求信号線３の信号
をインバータ８Ａを介してシフトジスタ８Ｂにクロック
信号ＧＫに同期して読込み、８回路エツジトリガ・フリ
ップ・フロップ８Ｄによって、フリップ・フロップ８Ｃ
から出力され、同期信号５ＹＮＣから１クロー、り遅れ
た信号でシフトレジスタ９Ｂの出力をラッチし、割込制
御回路６の割込入力ＩＲＱからＩＲ７の全入力を出力す
る。
次に、本実施例の動作を第２図を参照して説明する。
時刻１．に、割込要求回路７のフリップ・フロップ７Ａ
のセット入力Ｓにトリガ信号が入力されると、フリップ
・フロップ７Ａの出力Ｑがハイレベルとなり、割込レベ
ル０の割込要求が発生する。
のセット入力Ｓにトリガ信号が入力されると、フリップ
・フロップ７Ａの出力Ｑがハイレベルとなり、割込レベ
ル０の割込要求が発生する。
フリップ自フロップ７Ａの出力Ｑはパラレルイン・シリ
アルアウト・シフトレジスタ７Ｂの入力Ａに入力され、
時刻ｔ２の同期信号５ＹＮＣの同期タイミングでシフト
レジスタ７Ｂにパラレルロードされる。その後、ロード
されたデータはクロック信号ＣＫに同期してシフトされ
、＊刻ｔ４にパラレルイン・シリアルアウト・シフトレ
ジスタ７Ｂの出力ＱＨのハイレベルのタイミングでクリ
ップ・フロップ７Ａの出力Ｑの状態がオープンコレクタ
インバータ７Ｃに入力される。このとき割込要求信号Ｉ
Ｒはローレベルとなる０割込要求回路７の割込要求（割
込要求信号ＩＲ）は同期信号５ＹＮＣとの位相が常に一
定になっている。さらに、時刻ｔ３に割込要求回路８の
フリップ・フロップ８Ａのセット入力Ｓにトリガ信号が
入力されると、割込要求回路７と同様の動作で時刻ｔ５
に割込信号ＩＲが発生する０割込要求信号！Ｒがローレ
ベルになると、割込受信回路９はこれを検出して、シフ
トレジスタ８Ｂの出力がハイレベルになる。このシフト
レジスタ８Ｂの出力は８回路エツジトリガ・フリップ・
フロップ８Ｄで、フリップ・フロップ９Ｃの出力Ｑでラ
ッチされると、その出力ＩＱ、 ２Ｑは割込要求回路７
．８の各パラレルイン・シリアルアウト・シフトレジス
タ７Ｂ、 ８Ｂの入力レベルに対応した出力レベルのオ
アとして得られる。このようにして、割込要求回路７の
割込要求は割込入力ＩＲＱに、割込要求回路８の割込要
求は割込入力ＩＲＩに出力され１割込制御回路６は割込
バスの制御とは無関係に割込動作を行なう。
アルアウト・シフトレジスタ７Ｂの入力Ａに入力され、
時刻ｔ２の同期信号５ＹＮＣの同期タイミングでシフト
レジスタ７Ｂにパラレルロードされる。その後、ロード
されたデータはクロック信号ＣＫに同期してシフトされ
、＊刻ｔ４にパラレルイン・シリアルアウト・シフトレ
ジスタ７Ｂの出力ＱＨのハイレベルのタイミングでクリ
ップ・フロップ７Ａの出力Ｑの状態がオープンコレクタ
インバータ７Ｃに入力される。このとき割込要求信号Ｉ
Ｒはローレベルとなる０割込要求回路７の割込要求（割
込要求信号ＩＲ）は同期信号５ＹＮＣとの位相が常に一
定になっている。さらに、時刻ｔ３に割込要求回路８の
フリップ・フロップ８Ａのセット入力Ｓにトリガ信号が
入力されると、割込要求回路７と同様の動作で時刻ｔ５
に割込信号ＩＲが発生する０割込要求信号！Ｒがローレ
ベルになると、割込受信回路９はこれを検出して、シフ
トレジスタ８Ｂの出力がハイレベルになる。このシフト
レジスタ８Ｂの出力は８回路エツジトリガ・フリップ・
フロップ８Ｄで、フリップ・フロップ９Ｃの出力Ｑでラ
ッチされると、その出力ＩＱ、 ２Ｑは割込要求回路７
．８の各パラレルイン・シリアルアウト・シフトレジス
タ７Ｂ、 ８Ｂの入力レベルに対応した出力レベルのオ
アとして得られる。このようにして、割込要求回路７の
割込要求は割込入力ＩＲＱに、割込要求回路８の割込要
求は割込入力ＩＲＩに出力され１割込制御回路６は割込
バスの制御とは無関係に割込動作を行なう。
そして、時刻ｔ６にフリップ・フロップ７Ａにリセット
入力Ｒが入力して、時刻ｔ７に８回路エツジトリガ・フ
リップ・フロップ８Ｄの出力ＩＱがローレベルとなって
割込要求回路７の割込が解除され、時刻Ｌ８にフリップ
・フロップ８Ａにリセット入力Ｒが入力して、時刻ｔ９
に８回路エツジトリガ・フリップ・フロップ９Ｄの出力
２Ｑがローレベルとなって割込要求回路８の割込要求が
解除される。
入力Ｒが入力して、時刻ｔ７に８回路エツジトリガ・フ
リップ・フロップ８Ｄの出力ＩＱがローレベルとなって
割込要求回路７の割込が解除され、時刻Ｌ８にフリップ
・フロップ８Ａにリセット入力Ｒが入力して、時刻ｔ９
に８回路エツジトリガ・フリップ・フロップ９Ｄの出力
２Ｑがローレベルとなって割込要求回路８の割込要求が
解除される。
本実施例では割込制御回路の割込入力を８人力としたが
、これを拡張する場合は割込制御回路の割込入力数と各
シフトレジスタのビット数を拡張し、同期信号の周期を
必要な入力数だけ拡張すれば良く、割込バスの信号線本
数を変更する必要はない。
、これを拡張する場合は割込制御回路の割込入力数と各
シフトレジスタのビット数を拡張し、同期信号の周期を
必要な入力数だけ拡張すれば良く、割込バスの信号線本
数を変更する必要はない。
以上説明したように本発明は、システム・バスの割込要
求信号を同期信号とクロック信号に同期したシリアルデ
ータとして割込要求回路から割込制御回路に転送するこ
とにより、システム・バス中の割込バスの信号線の本数
を３木のみにでき、かつ、割込要因の拡張に対し、何ら
システム拳バスを変更することなしに実現できる効果が
ある。
求信号を同期信号とクロック信号に同期したシリアルデ
ータとして割込要求回路から割込制御回路に転送するこ
とにより、システム・バス中の割込バスの信号線の本数
を３木のみにでき、かつ、割込要因の拡張に対し、何ら
システム拳バスを変更することなしに実現できる効果が
ある。
第１図は本発明のプロセッサシステムの一実施例の回路
図、第２図は第１図の回路動作を示すタイムチャート、
第３図は従来例の回路図である。 １：クロック信号線、 ２：同期信号線、３：割込要求
信号線、 ４：同期信号発生回路、５：クロック発生器、６：割込
制御回路、 ７．８：割込要求回路、 ？Ａ、８Ａ：フリップ・フロップ、 ７Ｂ、７Ｂ：パラレルイン・シリアルアウト・シフトレ
ジスタ、 ７Ｇ、８Ｃ：オープンコレクタインバータ。 ９：割込受信回路、 ８Ａ：インバータ、 ９Ｂ＝シフトレジスタ、９Ｃ
：フリップ・フロップ、 ８Ｄ：８回路エツジトリガ・フリップ、・フロップ１０
ニブルアツプ抵抗、 １１：ワイヤードオア回路、 １２ ： ＣＰＵ 、 ＣＫ ： りＯｙ
り信号。 ５ＹＮＣ：同期信号、 ■Ｒ：割込信号。
図、第２図は第１図の回路動作を示すタイムチャート、
第３図は従来例の回路図である。 １：クロック信号線、 ２：同期信号線、３：割込要求
信号線、 ４：同期信号発生回路、５：クロック発生器、６：割込
制御回路、 ７．８：割込要求回路、 ？Ａ、８Ａ：フリップ・フロップ、 ７Ｂ、７Ｂ：パラレルイン・シリアルアウト・シフトレ
ジスタ、 ７Ｇ、８Ｃ：オープンコレクタインバータ。 ９：割込受信回路、 ８Ａ：インバータ、 ９Ｂ＝シフトレジスタ、９Ｃ
：フリップ・フロップ、 ８Ｄ：８回路エツジトリガ・フリップ、・フロップ１０
ニブルアツプ抵抗、 １１：ワイヤードオア回路、 １２ ： ＣＰＵ 、 ＣＫ ： りＯｙ
り信号。 ５ＹＮＣ：同期信号、 ■Ｒ：割込信号。
Claims (1)
- 【特許請求の範囲】 ワイヤードオア回路を構成する割込要求信号線と割込要
求信号を生成するためのクロック信号線と同期信号線か
ら構成された割込バスと、 割込バスのクロック信号と同期信号により割込要求信号
線にオープンコレクタゲートを介して割込要求信号を出
力するパラレルイン・シリアルアウト・シフトレジスタ
から構成された複数の割込要求回路と、 前記割込要求信号線から割込要求信号をクロックに同期
してシリアルイン・パラレルアウト・シフトレジスタに
読込み、その出力信号を同期信号でラッチし、割込制御
回路へ全ての割込要求回路の割込信号レベルを並列信号
として出力する割込受信回路を有するプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16649185A JPS6226564A (ja) | 1985-07-26 | 1985-07-26 | プロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16649185A JPS6226564A (ja) | 1985-07-26 | 1985-07-26 | プロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6226564A true JPS6226564A (ja) | 1987-02-04 |
Family
ID=15832364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16649185A Pending JPS6226564A (ja) | 1985-07-26 | 1985-07-26 | プロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6226564A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493939A (en) * | 1978-01-06 | 1979-07-25 | Omron Tateisi Electronics Co | Interruption control system |
| JPS5696314A (en) * | 1979-12-28 | 1981-08-04 | Koito Mfg Co Ltd | Designation system for sequential transfer terminal |
| JPS59160223A (ja) * | 1983-03-03 | 1984-09-10 | Mitsubishi Electric Corp | 信号入力装置 |
-
1985
- 1985-07-26 JP JP16649185A patent/JPS6226564A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493939A (en) * | 1978-01-06 | 1979-07-25 | Omron Tateisi Electronics Co | Interruption control system |
| JPS5696314A (en) * | 1979-12-28 | 1981-08-04 | Koito Mfg Co Ltd | Designation system for sequential transfer terminal |
| JPS59160223A (ja) * | 1983-03-03 | 1984-09-10 | Mitsubishi Electric Corp | 信号入力装置 |
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