JPH0779140A - 異なる周波数のクロック間の信号乗換回路 - Google Patents
異なる周波数のクロック間の信号乗換回路Info
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- JPH0779140A JPH0779140A JP22151893A JP22151893A JPH0779140A JP H0779140 A JPH0779140 A JP H0779140A JP 22151893 A JP22151893 A JP 22151893A JP 22151893 A JP22151893 A JP 22151893A JP H0779140 A JPH0779140 A JP H0779140A
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Abstract
(57)【要約】
【目的】 異なる周波数のクロック間の信号乗換回路に
関し、両方のクロックの周波数の相対関係がいかようで
あっても信号の乗換が可能な、異なる周波数のクロック
間の信号乗換回路を提供することを目的とする。 【構成】 第一のパルス受信手段とパルス幅伸長手段を
設け、前記第一のパルス受信手段とパルス幅伸長手段に
は第一のクロックを供給し、第二のパルス受信手段と立
ち上がり部検出手段を設け、前記第二のパルス受信手段
と立ち上がり部検出手段には第二のクロックを供給し、
パルス幅伸長手段の出力を第二のパルス受信手段に印加
し、第一のパルス受信手段の入力端子にパルス信号を入
力し、立ち上がり部検出手段の出力端子からパルス信号
を出力するように構成する。
関し、両方のクロックの周波数の相対関係がいかようで
あっても信号の乗換が可能な、異なる周波数のクロック
間の信号乗換回路を提供することを目的とする。 【構成】 第一のパルス受信手段とパルス幅伸長手段を
設け、前記第一のパルス受信手段とパルス幅伸長手段に
は第一のクロックを供給し、第二のパルス受信手段と立
ち上がり部検出手段を設け、前記第二のパルス受信手段
と立ち上がり部検出手段には第二のクロックを供給し、
パルス幅伸長手段の出力を第二のパルス受信手段に印加
し、第一のパルス受信手段の入力端子にパルス信号を入
力し、立ち上がり部検出手段の出力端子からパルス信号
を出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、異なる周期のクロック
間の信号乗換回路に係り、特に、クロック周波数の相対
関係にかかわらず乗換が可能な、異なる周期のクロック
間の信号乗換回路に関する。
間の信号乗換回路に係り、特に、クロック周波数の相対
関係にかかわらず乗換が可能な、異なる周期のクロック
間の信号乗換回路に関する。
【０００２】クロック間の信号乗換処理は、異なる装置
の間で信号をインタフェースする場合や、装置内のマイ
クロプロセッサ・インタフェース等の非同期で動作する
回路の間の信号の送受信に不可欠な技術である。そし
て、システムが一括でバージョン・アップされないで、
部分的に高速化された場合にも対応できるように、双方
のクロックの周波数がいかなる関係であっても、クロッ
ク間の信号乗換が可能なことが要請されている。
の間で信号をインタフェースする場合や、装置内のマイ
クロプロセッサ・インタフェース等の非同期で動作する
回路の間の信号の送受信に不可欠な技術である。そし
て、システムが一括でバージョン・アップされないで、
部分的に高速化された場合にも対応できるように、双方
のクロックの周波数がいかなる関係であっても、クロッ
ク間の信号乗換が可能なことが要請されている。
【０００３】又、ＬＳＩの開発においても、双方のクロ
ックの相対関係の如何に関わらず乗換が可能であれば、
実周波数の差を考慮する基本シミュレーション以外はク
ロック周波数に差がないとした論理シミュレーションが
可能になり、シミュレーション時間の短縮に寄与するこ
とができるので、重要な技術である。
ックの相対関係の如何に関わらず乗換が可能であれば、
実周波数の差を考慮する基本シミュレーション以外はク
ロック周波数に差がないとした論理シミュレーションが
可能になり、シミュレーション時間の短縮に寄与するこ
とができるので、重要な技術である。
【０００４】
【従来の技術】図１１は、従来の異周期クロック間乗換
回路で、遅いクロックＣＬＫＡから速いクロックＣＬＫ
Ｂへの乗換回路である。
回路で、遅いクロックＣＬＫＡから速いクロックＣＬＫ
Ｂへの乗換回路である。
【０００５】図１１において、１１、３１、４１はＤ型
フリップフロップ回路（以下においてはＤ−ＦＦと略記
する）、４２は論理積回路である。図１２は、図１１の
回路のタイムチャートである。図１２の波形の左には、
図１１中に記入した信号名又はその信号を出力する素子
の端子名を表示してある。この回路では、入力のＰＬＳ
ＡをＣＬＫＡでエッジ検出したＰＬＳＡ２をＣＬＫＢで
エッジ検出し、Ｄ−ＦＦ３１の正出力（Ｑ）と４１の負
出力（Ｑ* ）の論理積をとって乗換を行なっている。い
ま、両クロック間に周波数差がなければ、ＰＬＳＡ２を
ＣＬＫＢで取り込むためのセットアップ・ホールド タ
イムにマージンを確保できないことがあるために、図１
１の回路では乗換ができないことがある。又、速いクロ
ックから遅いクロックへは必ずしも乗り換えることがで
きない。
フリップフロップ回路（以下においてはＤ−ＦＦと略記
する）、４２は論理積回路である。図１２は、図１１の
回路のタイムチャートである。図１２の波形の左には、
図１１中に記入した信号名又はその信号を出力する素子
の端子名を表示してある。この回路では、入力のＰＬＳ
ＡをＣＬＫＡでエッジ検出したＰＬＳＡ２をＣＬＫＢで
エッジ検出し、Ｄ−ＦＦ３１の正出力（Ｑ）と４１の負
出力（Ｑ* ）の論理積をとって乗換を行なっている。い
ま、両クロック間に周波数差がなければ、ＰＬＳＡ２を
ＣＬＫＢで取り込むためのセットアップ・ホールド タ
イムにマージンを確保できないことがあるために、図１
１の回路では乗換ができないことがある。又、速いクロ
ックから遅いクロックへは必ずしも乗り換えることがで
きない。
【０００６】
【発明が解決しようとする課題】本発明は、かかる問題
に対処して、二つのクロックがいかなる相対関係にあっ
ても信号乗換を可能にすることなる周波数のクロック間
の信号乗換回路を提供することを目的とする。
に対処して、二つのクロックがいかなる相対関係にあっ
ても信号乗換を可能にすることなる周波数のクロック間
の信号乗換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】図１は、本発明の原理で
ある。図１において、１は第一のパルス受信手段、２は
パルス幅伸長手段、３は第二のパルス受信手段、４は立
ち上がり部検出手段である。
ある。図１において、１は第一のパルス受信手段、２は
パルス幅伸長手段、３は第二のパルス受信手段、４は立
ち上がり部検出手段である。
【０００８】
【作用】図１において、パルス幅伸長手段によって、入
力パルス幅を第一のクロックＣＬＫＡの複数周期分に伸
長した後に第二のクロックＣＬＫＢでエッジ検出するの
で、ＣＬＫＢで取り込むためセットアップ・ホールド
タイムにマージンを確保することが可能になり、クロッ
ク周波数の関係にかかわらず乗換が可能になる。
力パルス幅を第一のクロックＣＬＫＡの複数周期分に伸
長した後に第二のクロックＣＬＫＢでエッジ検出するの
で、ＣＬＫＢで取り込むためセットアップ・ホールド
タイムにマージンを確保することが可能になり、クロッ
ク周波数の関係にかかわらず乗換が可能になる。
【０００９】
【実施例】図２は、本発明の実施例である。図２におい
て、１１、２１、３１、４１はＤ−ＦＦ、２２は論理和
回路、４２は論理積回路で、１１は第一のパルス受信手
段を、２１と２２はパルス幅伸長手段を、３１は第二の
パルス受信手段を、４１と４２は立ち上がり部検出手段
を構成する。図２において、乗換前のクロックＣＬＫＡ
に同期したパルス信号ＰＬＳＡを乗換前のクロックの２
周期分に引伸しＰＬＳＡ１となし、乗換クロックＣＬＫ
Ｂによってエッジ検出した後にＤ−ＦＦ３１のＱと４１
のＱ* の論理積をとることによって乗換を行なってい
る。
て、１１、２１、３１、４１はＤ−ＦＦ、２２は論理和
回路、４２は論理積回路で、１１は第一のパルス受信手
段を、２１と２２はパルス幅伸長手段を、３１は第二の
パルス受信手段を、４１と４２は立ち上がり部検出手段
を構成する。図２において、乗換前のクロックＣＬＫＡ
に同期したパルス信号ＰＬＳＡを乗換前のクロックの２
周期分に引伸しＰＬＳＡ１となし、乗換クロックＣＬＫ
Ｂによってエッジ検出した後にＤ−ＦＦ３１のＱと４１
のＱ* の論理積をとることによって乗換を行なってい
る。
【００１０】図３は、図２の回路のタイムチャートであ
る。図３の波形の左に表示したのは、図１中に記入した
信号名又はその信号を出力する素子の端子名である。図
３のタイムチャートからも明らかなように、入力パルス
ＰＬＳＡをＣＬＫＡの２周期分に引き伸ばしたＰＬＳＡ
１をＣＬＫＢでエッジ検出しているために、両クロック
を同一周波数にしても乗換が可能になっている。
る。図３の波形の左に表示したのは、図１中に記入した
信号名又はその信号を出力する素子の端子名である。図
３のタイムチャートからも明らかなように、入力パルス
ＰＬＳＡをＣＬＫＡの２周期分に引き伸ばしたＰＬＳＡ
１をＣＬＫＢでエッジ検出しているために、両クロック
を同一周波数にしても乗換が可能になっている。
【００１１】図２の回路は、実動作において両クロック
の周波数比は２倍以上で、遅いクロックから速いクロッ
クへの乗換を前提に構成しており、実動作ではＣＬＫＡ
はＣＬＫＢより長い周期で動作するため、ＰＬＳＡを引
き伸ばさなくても十分にＣＬＫＢによって取り込むこと
が可能である。ここで、ＰＬＳＡをＣＬＫＡの２周期分
に引き伸ばしているために、両クロックが同一周波数で
あってもＣＬＫＢにて取り込むことが可能になる。即
ち、シミュレーションにおいて両クロックが同一周波数
であるとしても乗換が可能になり、シミュレーションパ
ターンを１／２に減少させることができ、シミュレーシ
ョン時間を短縮することができる。
の周波数比は２倍以上で、遅いクロックから速いクロッ
クへの乗換を前提に構成しており、実動作ではＣＬＫＡ
はＣＬＫＢより長い周期で動作するため、ＰＬＳＡを引
き伸ばさなくても十分にＣＬＫＢによって取り込むこと
が可能である。ここで、ＰＬＳＡをＣＬＫＡの２周期分
に引き伸ばしているために、両クロックが同一周波数で
あってもＣＬＫＢにて取り込むことが可能になる。即
ち、シミュレーションにおいて両クロックが同一周波数
であるとしても乗換が可能になり、シミュレーションパ
ターンを１／２に減少させることができ、シミュレーシ
ョン時間を短縮することができる。
【００１２】勿論、この場合にＰＬＳＡをＣＬＫＡで引
き伸ばすのは２周期分に限らず、３周期分以上でも乗り
換えることができる。図４は本発明の第二の実施例であ
る。図４は、２倍速いクロックから遅いクロックへの乗
換を前提にしている。
き伸ばすのは２周期分に限らず、３周期分以上でも乗り
換えることができる。図４は本発明の第二の実施例であ
る。図４は、２倍速いクロックから遅いクロックへの乗
換を前提にしている。
【００１３】図４において、１１、２１、２２、２３、
３１、４１はＤ−ＦＦ、２４は論理和回路、４２は論理
積回路である。そして、１１は第一のパルス受信手段
を、２１、２２、２３、２４はパルス幅伸長手段を、３
１は第二のパルス受信手段を、４１、４２は立ち上がり
部検出手段を構成する。図４の回路においては、乗換前
のクロックＣＬＫＡに同期したパルス信号を乗換クロッ
クＣＬＫＢの２周期分に引き伸ばして、ＣＬＫＢによっ
てエッジ検出した後、Ｄ−ＦＦ３１のＱと４１のＱ* の
論理積をとって乗換を行なっている。
３１、４１はＤ−ＦＦ、２４は論理和回路、４２は論理
積回路である。そして、１１は第一のパルス受信手段
を、２１、２２、２３、２４はパルス幅伸長手段を、３
１は第二のパルス受信手段を、４１、４２は立ち上がり
部検出手段を構成する。図４の回路においては、乗換前
のクロックＣＬＫＡに同期したパルス信号を乗換クロッ
クＣＬＫＢの２周期分に引き伸ばして、ＣＬＫＢによっ
てエッジ検出した後、Ｄ−ＦＦ３１のＱと４１のＱ* の
論理積をとって乗換を行なっている。
【００１４】図５は、図４の回路のタイムチャートで、
２倍速いクロックから遅いクロックへの乗換が可能なこ
とを示している。図５の波形の左に表示したのは、図４
中に記入した信号名またはその信号を出力する素子の端
子名である。
２倍速いクロックから遅いクロックへの乗換が可能なこ
とを示している。図５の波形の左に表示したのは、図４
中に記入した信号名またはその信号を出力する素子の端
子名である。
【００１５】上記は、２倍速いクロックから遅いクロッ
クへの乗換の例であるが一般にｎ倍速いクロックから遅
いクロックへの乗換の場合には、信号を乗換前のクロッ
クのｎ周期分に引き伸ばして乗換先のクロックでエッジ
検出すればよい。但し、信号の最短繰り返し周期が乗換
前のクロックのｎ周期分の時間より長い必要がある。
クへの乗換の例であるが一般にｎ倍速いクロックから遅
いクロックへの乗換の場合には、信号を乗換前のクロッ
クのｎ周期分に引き伸ばして乗換先のクロックでエッジ
検出すればよい。但し、信号の最短繰り返し周期が乗換
前のクロックのｎ周期分の時間より長い必要がある。
【００１６】図６は、本発明の第三の実施例である。図
６の構成は、両クロックの速度がいかなる相対関係にあ
っても乗換が可能であるという特徴を有する。図６にお
いて、１１、２５、２６、３１、４１はＤ−ＦＦ、２
７、４２は論理積回路、２８はＪＫ型フリップフロップ
（以下ＪＫ−ＦＦと略記する）である。そして、１１は
第一のパルス受信手段を、２５、２６、２７、２８はパ
ルス幅伸長手段を、３１は第二のパルス受信手段を、４
１、４２は立ち上がり部検出手段を構成する。この構成
においては、乗換前のクロックに同期した信号をＪＫ−
ＦＦ２８で引伸し（この信号がＬＶＬＡである）、ＬＶ
ＬＡを乗換先のクロックＣＬＫＢでエッジ検出した後、
Ｄ−ＦＦ３１のＱと４１のＱ* の論理積をとって乗換を
行なっている。そして、Ｄ−ＦＦ３１のＱ（この信号が
ＬＶＬＢである）をＤ−ＦＦ２５に供給し、Ｄ−ＦＦ２
５の出力信号の立ち上がり部をＤ−ＦＦ２６と論理積回
路２７によって検出した信号ＲＰ１をＪＫ−ＦＦ２８の
Ｋ端子に印加してＬＶＬＡが継続する時間を設定するよ
うになっている。
６の構成は、両クロックの速度がいかなる相対関係にあ
っても乗換が可能であるという特徴を有する。図６にお
いて、１１、２５、２６、３１、４１はＤ−ＦＦ、２
７、４２は論理積回路、２８はＪＫ型フリップフロップ
（以下ＪＫ−ＦＦと略記する）である。そして、１１は
第一のパルス受信手段を、２５、２６、２７、２８はパ
ルス幅伸長手段を、３１は第二のパルス受信手段を、４
１、４２は立ち上がり部検出手段を構成する。この構成
においては、乗換前のクロックに同期した信号をＪＫ−
ＦＦ２８で引伸し（この信号がＬＶＬＡである）、ＬＶ
ＬＡを乗換先のクロックＣＬＫＢでエッジ検出した後、
Ｄ−ＦＦ３１のＱと４１のＱ* の論理積をとって乗換を
行なっている。そして、Ｄ−ＦＦ３１のＱ（この信号が
ＬＶＬＢである）をＤ−ＦＦ２５に供給し、Ｄ−ＦＦ２
５の出力信号の立ち上がり部をＤ−ＦＦ２６と論理積回
路２７によって検出した信号ＲＰ１をＪＫ−ＦＦ２８の
Ｋ端子に印加してＬＶＬＡが継続する時間を設定するよ
うになっている。
【００１７】図７は、図６の構成のタイムチャートで、
速いクロックから遅いクロックへ乗換を行なう場合を図
示している。図７において、信号波形の左には図６に表
示した信号名を記載している。
速いクロックから遅いクロックへ乗換を行なう場合を図
示している。図７において、信号波形の左には図６に表
示した信号名を記載している。
【００１８】入力信号ＰＬＳＡをＣＬＫＡでエッジ検出
した信号はＪＫ−ＦＦのＪ端子に入力される。この時Ｋ
端子の信号ＲＰ１は「０」であるのでＪＫ−ＦＦはＣＬ
ＫＡによってセットされてＬＶＬＡは「１」になる。こ
れがＤ−ＦＦ３１に入力され、続くＤ−ＦＦ４１とにお
いてＣＬＫＢによってエッジ検出され、論理積回路４２
でＤ−ＦＦ３１のＱとＤ−ＦＦ４１のＱ* の論理積がと
られてＣＬＫＢに乗換が行なわれる。
した信号はＪＫ−ＦＦのＪ端子に入力される。この時Ｋ
端子の信号ＲＰ１は「０」であるのでＪＫ−ＦＦはＣＬ
ＫＡによってセットされてＬＶＬＡは「１」になる。こ
れがＤ−ＦＦ３１に入力され、続くＤ−ＦＦ４１とにお
いてＣＬＫＢによってエッジ検出され、論理積回路４２
でＤ−ＦＦ３１のＱとＤ−ＦＦ４１のＱ* の論理積がと
られてＣＬＫＢに乗換が行なわれる。
【００１９】このままでは、ＬＶＬＡは「１」を保持し
続けて、ＰＬＳＡの次のパルスを乗り換えさせることが
出来なくなる。これを防止するために、ＬＶＬＢをＤ−
ＦＦ２５に入力し、続くＤ−ＦＦ２６とにおいてＣＬＫ
Ａによってエッジ検出し、論理積回路２７でＤ−ＦＦ２
５のＱとＤ−ＦＦ２６のＱ* の論理積をとり、ＪＫ−Ｆ
Ｆ２８のＫ端子に印加する信号ＲＰ１を生成し、ＪＫ−
ＦＦ２８をリセットする。
続けて、ＰＬＳＡの次のパルスを乗り換えさせることが
出来なくなる。これを防止するために、ＬＶＬＢをＤ−
ＦＦ２５に入力し、続くＤ−ＦＦ２６とにおいてＣＬＫ
Ａによってエッジ検出し、論理積回路２７でＤ−ＦＦ２
５のＱとＤ−ＦＦ２６のＱ* の論理積をとり、ＪＫ−Ｆ
Ｆ２８のＫ端子に印加する信号ＲＰ１を生成し、ＪＫ−
ＦＦ２８をリセットする。
【００２０】図８は、図６の構成のタイムチャートで、
遅いクロックから速いクロックへ乗換を行なう場合を図
示している。図８において、信号波形の左には図６に表
示した信号名を記載している。動作は図７と全く同じで
あるので、説明は省略する。
遅いクロックから速いクロックへ乗換を行なう場合を図
示している。図８において、信号波形の左には図６に表
示した信号名を記載している。動作は図７と全く同じで
あるので、説明は省略する。
【００２１】上記のように、図６の構成によれば、速い
クロックから遅いクロックへも、遅いクロックから速い
クロックへも乗換が可能になる。従って、両クロックの
相対速度が不確定（変動する）な場合にあっても乗換が
可能である。勿論、両クロックの周波数が同一でも乗換
可能であることはいうまでもない。
クロックから遅いクロックへも、遅いクロックから速い
クロックへも乗換が可能になる。従って、両クロックの
相対速度が不確定（変動する）な場合にあっても乗換が
可能である。勿論、両クロックの周波数が同一でも乗換
可能であることはいうまでもない。
【００２２】しかし、ＪＫ−ＦＦはＪとＫが共に「１」
になると所謂トグルを起こしてしまい、その後は正常な
乗換動作を実行できなくなる。即ち、図７、図８におい
てＲＰ１が「１」である時に雑音などによってＤ−ＦＦ
１１の出力に「１」と識別できるパルスが存在すると、
上記のような不都合が生ずる。
になると所謂トグルを起こしてしまい、その後は正常な
乗換動作を実行できなくなる。即ち、図７、図８におい
てＲＰ１が「１」である時に雑音などによってＤ−ＦＦ
１１の出力に「１」と識別できるパルスが存在すると、
上記のような不都合が生ずる。
【００２３】図９は、本発明の第四の実施例で、第三の
実施例にトグル防止回路を付加したものである。図９に
おいて、１１、２５、２６、３１、４１はＤ−ＦＦ、２
７、４２、５１、５２は論理積回路、２８と５３はＪＫ
−ＦＦである。この構成においては、Ｄ−ＦＦ３１の出
力であるＬＶＬＢ信号をＤ−ＦＦ２５に入力し、Ｄ−Ｆ
Ｆ２５とＤ−ＦＦ２６においてＣＬＫＡによってエッジ
検出した後、Ｄ−ＦＦ２５のＱ*とＤ−ＦＦ２６のＱの
論理積をとって、ＪＫ−ＦＦ５３のＫ端子に印加する。
５３のＪ端子には論理積回路５１の出力が印加されてお
り、クロック端子にはＣＬＫＡが印加されている。そし
て、新たに設けられた論理積回路５１と論理積回路５
２、ＪＫ−ＦＦ５３とによってトグル防止回路を構成す
る。
実施例にトグル防止回路を付加したものである。図９に
おいて、１１、２５、２６、３１、４１はＤ−ＦＦ、２
７、４２、５１、５２は論理積回路、２８と５３はＪＫ
−ＦＦである。この構成においては、Ｄ−ＦＦ３１の出
力であるＬＶＬＢ信号をＤ−ＦＦ２５に入力し、Ｄ−Ｆ
Ｆ２５とＤ−ＦＦ２６においてＣＬＫＡによってエッジ
検出した後、Ｄ−ＦＦ２５のＱ*とＤ−ＦＦ２６のＱの
論理積をとって、ＪＫ−ＦＦ５３のＫ端子に印加する。
５３のＪ端子には論理積回路５１の出力が印加されてお
り、クロック端子にはＣＬＫＡが印加されている。そし
て、新たに設けられた論理積回路５１と論理積回路５
２、ＪＫ−ＦＦ５３とによってトグル防止回路を構成す
る。
【００２４】図１０は、図９の構成のタイムチャートで
速いクロックから遅いクロックへの乗換の場合を図示し
ている。ＪＫ−ＦＦ５３のＫ端子に印加されるＲＰ２と
ＪＫ−ＦＦ５３のＪ端子に印加される信号と、ＣＬＫＡ
によって決まる信号をＪＫ−ＦＦ５３のＱ* から取り出
すと、図１０の信号ＥＮＡが得られる。これを論理積回
路５１に印加することによって雑音パルスＰはマスクさ
れる。そして、ＰＬＳＡの次の信号パルスが到着する前
にＥＮＡはＲＰ２によって一旦「１」に変化して、信号
パルスは通過させるようになっている。
速いクロックから遅いクロックへの乗換の場合を図示し
ている。ＪＫ−ＦＦ５３のＫ端子に印加されるＲＰ２と
ＪＫ−ＦＦ５３のＪ端子に印加される信号と、ＣＬＫＡ
によって決まる信号をＪＫ−ＦＦ５３のＱ* から取り出
すと、図１０の信号ＥＮＡが得られる。これを論理積回
路５１に印加することによって雑音パルスＰはマスクさ
れる。そして、ＰＬＳＡの次の信号パルスが到着する前
にＥＮＡはＲＰ２によって一旦「１」に変化して、信号
パルスは通過させるようになっている。
【００２５】図示は省略するが、遅いクロックから速い
クロックへの乗換の場合も全く同様な動作により、雑音
パルスを抑圧する。
クロックへの乗換の場合も全く同様な動作により、雑音
パルスを抑圧する。
【００２６】
【発明の効果】以上述べた如く、本発明により乗換前の
クロックと乗換後のクロックの周波数が等しくても乗換
が可能、言い換えれば、実動作では周波数差がある場合
でもシミュレーションでは同一周波数で動作確認が可能
な異なる周波数のクロック間の信号乗換回路が実現でき
る。そして、上記を基本に、速いクロックから遅いクロ
ックへの異なる周波数のクロック間の信号乗換回路、及
び、両クロックの相対周波数がいかなる関係にあっても
乗換が可能な異なる周波数のクロック間の信号乗換回路
が実現できる。
クロックと乗換後のクロックの周波数が等しくても乗換
が可能、言い換えれば、実動作では周波数差がある場合
でもシミュレーションでは同一周波数で動作確認が可能
な異なる周波数のクロック間の信号乗換回路が実現でき
る。そして、上記を基本に、速いクロックから遅いクロ
ックへの異なる周波数のクロック間の信号乗換回路、及
び、両クロックの相対周波数がいかなる関係にあっても
乗換が可能な異なる周波数のクロック間の信号乗換回路
が実現できる。
【図１】 本発明の原理。
【図２】 本発明の実施例。
【図３】 図２の構成のタイムチャート。
【図４】 本発明の第二の実施例。
【図５】 図４の構成のタイムチャート。
【図６】 本発明の第三の実施例。
【図７】 図６の構成のタイムチャート＝速いクロック
から遅いクロックへ乗り換える場合＝。
から遅いクロックへ乗り換える場合＝。
【図８】 図６の構成のタイムチャート＝遅いクロック
から速いクロックへ乗り換える場合＝。
から速いクロックへ乗り換える場合＝。
【図９】 本発明の第四の実施例。
【図１０】図９の構成のタイムチャート＝速いクロック
から遅いクロックへ乗り換える場合＝。
から遅いクロックへ乗り換える場合＝。
【図１１】 従来の異周期クロック乗換回路。
【図１２】 図１１の構成のタイムチャート。
１ 第一のパルス受信手段 ２ パルス幅伸長手段 ３ 第二のパルス受信手段 ４ 立ち上がり部検出手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 沓沢 敬 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内 (72)発明者 金沢 聡 宮城県仙台市青葉区一番町１丁目２番25号 富士通東北ディジタル・テクノロジ株式 会社内
Claims (4)
- 【請求項１】 第一のパルス受信手段（１）とパルス幅
伸長手段（２）を設け、前記第一のパルス受信手段とパ
ルス幅伸長手段には第一のクロックを供給し、且つ、第
一のパルス受信手段の出力をパルス幅伸長手段に印加
し、 第二のパルス受信手段（３）と立ち上がり部検出手段
（４）を設け、前記第二のパルス受信手段と立ち上がり
部検出手段には第二のクロックを供給し、且つ、第二の
パルス受信手段の出力を立ち上がり部検出手段に印加
し、 パルス幅伸長手段の出力を第二のパルス受信手段に印加
し、 第一のパルス受信手段の入力端子にパルス信号を入力
し、立ち上がり部検出手段の出力端子からパルス信号を
出力することを特徴とする異なる周波数のクロック間の
信号乗換回路。 - 【請求項２】 請求項１記載の異なる周波数のクロック
間の信号乗換回路であって、 第一、第二のパルス受信手段をそれぞれＤ型フリップフ
ロップ（１１、３１）によって構成し、 パルス幅伸長手段を、 一つ以上の縦続に接続されたＤ型フリップフロップ（２
１）と論理和回路によって構成し、前記縦続に接続され
たＤ型フリップフロップ（２１）の入力信号と正出力信
号を論理和回路に入力し、 立ち上がり部検出手段を、 Ｄ型フリップ・フロップ（４１）と論理積回路とによっ
て構成し、前記第三のＤ型フリップ・フロップの入力信
号と負出力信号を論理積回路に入力することを特徴とす
る異なる周波数のクロック間の信号乗換回路。 - 【請求項３】 請求項１記載の異なる周波数のクロック
間の信号乗換回路であって、 第一、第二のパルス受信手段をそれぞれＤ型フリップフ
ロップ（１１、３１）によって構成し、 パルス幅伸長手段を、 ＪＫ型フリップ・フロップ（２８）と、 Ｄ型フリップ・フロップ（２５）よりなる第三のパルス
受信手段と、 Ｄ型フリップ・フロップ（２６）と論理積回路（２７）
とによってなり、前記Ｄ型フリップ・フロップ（２６）
の入力信号と正出力信号を論理積回路（２７）に入力す
る第二の立ち上がり部検出手段によって構成し、 立ち上がり部検出手段を、 Ｄ型フリップ・フロップ（４１）と論理積回路（４２）
とによって構成し、前記Ｄ型フリップ・フロップ（４
１）の入力信号と負出力信号を論理積回路（４２）に入
力し、 第一のパルス受信手段の正出力端子をＪＫ型フリップ・
フロップのＪ端子に接続し、ＪＫ型フリップ・フロップ
の正出力端子を第二のパルス受信手段の入力端子に接続
し、該第二のパルス受信手段の正出力端子を前記第三の
パルス受信手段の入力端子に接続し、該第三のパルス受
信手段の正出力端子を前記第二の立ち上がり部検出手段
の入力端子に接続し、該第二の立ち上がり部検出手段の
出力端子を前記ＪＫフリップ・フロップのＫ端子に接続
することを特徴とする異なる周波数のクロック間の信号
乗換回路。 - 【請求項４】 請求項３記載の異なる周波数のクロック
間の信号乗換回路であって、 新たに論理積回路（５１、５２）と第二のＪＫフリップ
・フロップ（５３）を設け、且つ、第二のＪＫフリップ
・フロップのクロック端子には第一のクロックを供給
し、 第一のパルス受信手段の正出力を前記論理積回路（５
１）の一方の入力端子に接続し、該論理積回路（５１）
の出力端子をＪＫフリップ・フロップ（２８）のＪ端子
に接続すると共に第二のＪＫフリップ・フロップ（５
３）のＪ端子に接続し、該第二のＪＫフリップ・フロッ
プの負出力端子を前記論理積回路（５１）のもう一方の
入力端子に接続し、 前記論理積回路（５２）の入力端子は、第三のパルス受
信手段の負出力端子と、第二の立ち上がり部検出手段を
構成するＤ型フリップ・フロップ（２６）の正出力端子
に接続し、前記論理積回路（５２）の出力端子を前記第
二のＪＫフリップ・フロップ（５３）のＫ端子に接続す
ることを特徴とする異なる周波数のクロック間の信号乗
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22151893A JPH0779140A (ja) | 1993-09-07 | 1993-09-07 | 異なる周波数のクロック間の信号乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22151893A JPH0779140A (ja) | 1993-09-07 | 1993-09-07 | 異なる周波数のクロック間の信号乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0779140A true JPH0779140A (ja) | 1995-03-20 |
Family
ID=16767972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22151893A Withdrawn JPH0779140A (ja) | 1993-09-07 | 1993-09-07 | 異なる周波数のクロック間の信号乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779140A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294708A (ja) * | 2007-05-24 | 2008-12-04 | Oki Electric Ind Co Ltd | クロック乗せ替え回路 |
-
1993
- 1993-09-07 JP JP22151893A patent/JPH0779140A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008294708A (ja) * | 2007-05-24 | 2008-12-04 | Oki Electric Ind Co Ltd | クロック乗せ替え回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001107 |