JPH057199A - エラーカウンタ回路 - Google Patents
エラーカウンタ回路Info
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- JPH057199A JPH057199A JP15500191A JP15500191A JPH057199A JP H057199 A JPH057199 A JP H057199A JP 15500191 A JP15500191 A JP 15500191A JP 15500191 A JP15500191 A JP 15500191A JP H057199 A JPH057199 A JP H057199A
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Abstract
(57)【要約】
【目的】クロック信号処理により発生するスパイクによ
る誤動作をなくする。 【構成】エラーカウンタ回路は、予め定められた測定時
間ごとにリセットされるｍ（ｍは複数）個縦続に接続さ
れたエラーパルス保持回路１ａ〜１ｍによって、その期
間にｍ個のエラーパルスＥを検出する。エラーパルス保
持回路の第１段１ａは、ＴＩＭＥパルスＧによりリセッ
トされ、リセット以降に入力されるエラーパルスＥの第
１番目およびクロック信号Ｆの入力によりセットされて
出力端子Ｑ１，反転出力端子Ｑ２のレベルを変化させ
る。エラーパルス保持回路の第２段１ｂ以降は、ＴＩＭ
ＥパルスＥと前段のエラーパルス保持回路１の出力端子
Ｑ１とのＡＮＤゲート２による論理積によりリセットお
よびリセットの解除を行い、リセット解除後に入力され
るエラーパルスＥおよびクロック信号Ｆによりセットさ
れて出力端子Ｑ１および反転出力端子Ｑ２のレベルを変
化させる。
る誤動作をなくする。 【構成】エラーカウンタ回路は、予め定められた測定時
間ごとにリセットされるｍ（ｍは複数）個縦続に接続さ
れたエラーパルス保持回路１ａ〜１ｍによって、その期
間にｍ個のエラーパルスＥを検出する。エラーパルス保
持回路の第１段１ａは、ＴＩＭＥパルスＧによりリセッ
トされ、リセット以降に入力されるエラーパルスＥの第
１番目およびクロック信号Ｆの入力によりセットされて
出力端子Ｑ１，反転出力端子Ｑ２のレベルを変化させ
る。エラーパルス保持回路の第２段１ｂ以降は、ＴＩＭ
ＥパルスＥと前段のエラーパルス保持回路１の出力端子
Ｑ１とのＡＮＤゲート２による論理積によりリセットお
よびリセットの解除を行い、リセット解除後に入力され
るエラーパルスＥおよびクロック信号Ｆによりセットさ
れて出力端子Ｑ１および反転出力端子Ｑ２のレベルを変
化させる。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号のエラー
カウンター回路に関する。
カウンター回路に関する。
【０００２】
【従来の技術】従来のエラーカウンタ回路について、図
３および図４を参照して説明する。図３はｍ（ｍは複
数）個のエラーパルスＥを検出するエラーカウンタ回路
の回路図、図４は図３の回路のタイミングチャートを示
す図である。
３および図４を参照して説明する。図３はｍ（ｍは複
数）個のエラーパルスＥを検出するエラーカウンタ回路
の回路図、図４は図３の回路のタイミングチャートを示
す図である。
【０００３】エラーカウンタ回路は、エラーパルスＥと
クロック信号ＦのＯＲをとるＯＲゲート３２と、縦続に
接続されたｍ個のフリップフロップ回路（Ｆ／Ｆ）３１
ａ，３１ｂ，３１ｃ，…，３１ｍ（３１ｍはｍ番目のＦ
／Ｆを表す）とを有している（以下、Ｆ／Ｆ３１ａ〜３
１ｍを一般的に説明するときはＦ／Ｆ３１とする）。Ｆ
／Ｆ３１は、同期式Ｄフリップフロップ回路であり、セ
ット端子Ｓ、クロック端子Ｃ、データ入力端子Ｄ、およ
び出力端子Ｑを有している。
クロック信号ＦのＯＲをとるＯＲゲート３２と、縦続に
接続されたｍ個のフリップフロップ回路（Ｆ／Ｆ）３１
ａ，３１ｂ，３１ｃ，…，３１ｍ（３１ｍはｍ番目のＦ
／Ｆを表す）とを有している（以下、Ｆ／Ｆ３１ａ〜３
１ｍを一般的に説明するときはＦ／Ｆ３１とする）。Ｆ
／Ｆ３１は、同期式Ｄフリップフロップ回路であり、セ
ット端子Ｓ、クロック端子Ｃ、データ入力端子Ｄ、およ
び出力端子Ｑを有している。
【０００４】エラーカウンタ回路は、時間Ｔの間にｍ個
のエラーパルスＥをカウントする回路である。時間Ｔは
ｍ個のエラーパルスＥの発生時間に比べて十分長いもの
とする。まず、時刻ｔ１において、Ｆ／Ｆ３１ａ〜３１
ｍはすべて、リセット端子Ｓに入力されるＴＩＭＥパル
スＧによってセットされ、それぞれが出力端子Ｑから出
力する信号ｂ，ｃ，ｄ，…，およびカウンタ出力Ｈは
“Ｈ”レベルとなる。
のエラーパルスＥをカウントする回路である。時間Ｔは
ｍ個のエラーパルスＥの発生時間に比べて十分長いもの
とする。まず、時刻ｔ１において、Ｆ／Ｆ３１ａ〜３１
ｍはすべて、リセット端子Ｓに入力されるＴＩＭＥパル
スＧによってセットされ、それぞれが出力端子Ｑから出
力する信号ｂ，ｃ，ｄ，…，およびカウンタ出力Ｈは
“Ｈ”レベルとなる。
【０００５】次に、時刻ｔ２において、クロック信号Ｆ
の１タイムスロット分の波長のエラーパルスＥがＯＲゲ
ート３２の一方の入力端子に入力される。なお、クロッ
ク信号Ｆは、常にＯＲゲート３２の他方の入力端子に入
力されている。ＯＲゲート３２はエラーパルスＥとクロ
ック信号ＦとのＯＲゲートをとってトグルａを出力す
る。トグルａはＦ／Ｆ３１すべてのクロック端子Ｃに入
力される。Ｆ／Ｆ３１がセットされてから初めてのエラ
ーパルスＥが時刻ｔ２に入力されると、Ｆ／Ｆ３１ａ
は、データ入力端子Ｄに常に入力されている“Ｌ”レベ
ルをトグルａによって読み込み、“Ｌ”レベルを出力端
子Ｑから信号ｂとして出力する。このとき、残りのＦ／
Ｆ３１ｂ〜３１ｍの出力端Ｑそれぞれは、データ入力端
子Ｄがそれぞれ“Ｈ”レベルのため、“Ｈ”レベルを保
持する。
の１タイムスロット分の波長のエラーパルスＥがＯＲゲ
ート３２の一方の入力端子に入力される。なお、クロッ
ク信号Ｆは、常にＯＲゲート３２の他方の入力端子に入
力されている。ＯＲゲート３２はエラーパルスＥとクロ
ック信号ＦとのＯＲゲートをとってトグルａを出力す
る。トグルａはＦ／Ｆ３１すべてのクロック端子Ｃに入
力される。Ｆ／Ｆ３１がセットされてから初めてのエラ
ーパルスＥが時刻ｔ２に入力されると、Ｆ／Ｆ３１ａ
は、データ入力端子Ｄに常に入力されている“Ｌ”レベ
ルをトグルａによって読み込み、“Ｌ”レベルを出力端
子Ｑから信号ｂとして出力する。このとき、残りのＦ／
Ｆ３１ｂ〜３１ｍの出力端Ｑそれぞれは、データ入力端
子Ｄがそれぞれ“Ｈ”レベルのため、“Ｈ”レベルを保
持する。
【０００６】なお、Ｆ／Ｆ３１ｂ〜３１ｍのデータ入力
端子Ｄは前段のＦ／Ｆ３１の出力端子Ｑに接続されてい
る。即ち、Ｆ／Ｆ３１ｂのデータ入力端子ＤにはＦ／Ｆ
３１ａの出力端子Ｑからの信号ｂが入力され、Ｆ／Ｆ３
１ｃのデータ入力端子ＤにはＦ／Ｆ３１ｂの出力端子Ｑ
からの信号ｃが入力され、Ｆ／Ｆ３１ｄのデータ入力端
子ＤにはＦ／Ｆ３１ｃの出力端子Ｑからの信号ｄが入力
され、Ｆ／Ｆ３１ｍのデータ入力端子ＤにはＦ／Ｆ３１
（ｍ−１）の出力端子Ｑからの信号（ｍ−１）が入力さ
れる。
端子Ｄは前段のＦ／Ｆ３１の出力端子Ｑに接続されてい
る。即ち、Ｆ／Ｆ３１ｂのデータ入力端子ＤにはＦ／Ｆ
３１ａの出力端子Ｑからの信号ｂが入力され、Ｆ／Ｆ３
１ｃのデータ入力端子ＤにはＦ／Ｆ３１ｂの出力端子Ｑ
からの信号ｃが入力され、Ｆ／Ｆ３１ｄのデータ入力端
子ＤにはＦ／Ｆ３１ｃの出力端子Ｑからの信号ｄが入力
され、Ｆ／Ｆ３１ｍのデータ入力端子ＤにはＦ／Ｆ３１
（ｍ−１）の出力端子Ｑからの信号（ｍ−１）が入力さ
れる。
【０００７】続いて時刻ｔ３において、エラーパルスＥ
が入力されると、Ｆ／Ｆ３１ｂは、Ｆ／Ｆ３１ａから入
力される“Ｌ”レベルの信号ｂをシフトして、出力端子
Ｑから“Ｌ”レベルの信号ｃを出力する。“Ｌ”レベル
のエラーパルスＥが連続して入力される時刻ｔ４におい
てもトグルａが出力され、Ｆ／Ｆ３１ｃは、信号ｃをシ
フトして、出力端子Ｑから“Ｌ”レベルの信号ｄが出力
される。このように、縦続に接続されたＦ／Ｆ３１は、
エラーパルスＥがＯＲゲート３２に入力される毎に、
“Ｌ”レベルの信号を後段のＦ／Ｆ３１にシフトする。
が入力されると、Ｆ／Ｆ３１ｂは、Ｆ／Ｆ３１ａから入
力される“Ｌ”レベルの信号ｂをシフトして、出力端子
Ｑから“Ｌ”レベルの信号ｃを出力する。“Ｌ”レベル
のエラーパルスＥが連続して入力される時刻ｔ４におい
てもトグルａが出力され、Ｆ／Ｆ３１ｃは、信号ｃをシ
フトして、出力端子Ｑから“Ｌ”レベルの信号ｄが出力
される。このように、縦続に接続されたＦ／Ｆ３１は、
エラーパルスＥがＯＲゲート３２に入力される毎に、
“Ｌ”レベルの信号を後段のＦ／Ｆ３１にシフトする。
【０００８】ＴＩＭＥパルスＧが入力されてからＴ時間
以内の時刻ｔ５にｍ個のエラーパルスＥが入力される
と、ｍ段目のＦ／ＦであるＦ／Ｆ３１ｍが出力端子Ｑか
ら“Ｌ”レベルのカウンタ出力Ｈを出力し、ｍ個のエラ
ーパルスＥがエラーカウンタ回路に入力したことが検出
される。
以内の時刻ｔ５にｍ個のエラーパルスＥが入力される
と、ｍ段目のＦ／ＦであるＦ／Ｆ３１ｍが出力端子Ｑか
ら“Ｌ”レベルのカウンタ出力Ｈを出力し、ｍ個のエラ
ーパルスＥがエラーカウンタ回路に入力したことが検出
される。
【０００９】先に時刻ｔ１に入力されたＴＩＭＥパルス
ＧからＴ時間経過した時刻ｔ６になると次のＴＩＭＥパ
ルスＧが入力され、Ｆ／Ｆ３１すべてがセットされ、再
びｍ個のエラーパルスＥをカウントする準備が整う。
ＧからＴ時間経過した時刻ｔ６になると次のＴＩＭＥパ
ルスＧが入力され、Ｆ／Ｆ３１すべてがセットされ、再
びｍ個のエラーパルスＥをカウントする準備が整う。
【００１０】
【発明が解決しようとする課題】この従来のエラーカウ
ンタ回路では、エラーパルスとクロック信号とのＯＲゲ
ートによってクロック信号の周期の半分のタイムスロッ
トのトグルを発生させるため、トグルにスパイクを発生
しやすく、スパイクによる誤動作の可能性が高いという
欠点があった。
ンタ回路では、エラーパルスとクロック信号とのＯＲゲ
ートによってクロック信号の周期の半分のタイムスロッ
トのトグルを発生させるため、トグルにスパイクを発生
しやすく、スパイクによる誤動作の可能性が高いという
欠点があった。
【００１１】また、クロック信号が高周波であると、高
速で動作するＯＲゲートが必要となり、消費電力が大と
なるという欠点もあった。
速で動作するＯＲゲートが必要となり、消費電力が大と
なるという欠点もあった。
【００１２】
【課題を解決するための手段】本発明のエラーカウンタ
回路は、予め定められた測定時間ごとにリセットされる
ｍ（ｍは複数）個縦続に接続されたエラーパルス保持回
路によってｍ個のエラーパルスを検出するエラーカウン
タ回路であって、前記エラーパルス保持回路の第１段
は、前記測定時間ごとに入力される制御信号をリセット
信号としてリセットされ、前記リセット以降に入力され
る前記エラーパルスの第１番目およびクロック信号の入
力によりセットされて出力信号のレベルを変化させる回
路であり、前記エラーパルス保持回路の第２段以降は、
前記制御信号と前段のエラーパルス保持回路の前記出力
信号との論理積をリセット信号としてリセットおよび前
記リセットの解除が行われ、前記リセット解除後に入力
される前記エラーパルスおよび前記クロック信号により
セットされて出力信号のレベルを変化させる回路であ
る。
回路は、予め定められた測定時間ごとにリセットされる
ｍ（ｍは複数）個縦続に接続されたエラーパルス保持回
路によってｍ個のエラーパルスを検出するエラーカウン
タ回路であって、前記エラーパルス保持回路の第１段
は、前記測定時間ごとに入力される制御信号をリセット
信号としてリセットされ、前記リセット以降に入力され
る前記エラーパルスの第１番目およびクロック信号の入
力によりセットされて出力信号のレベルを変化させる回
路であり、前記エラーパルス保持回路の第２段以降は、
前記制御信号と前段のエラーパルス保持回路の前記出力
信号との論理積をリセット信号としてリセットおよび前
記リセットの解除が行われ、前記リセット解除後に入力
される前記エラーパルスおよび前記クロック信号により
セットされて出力信号のレベルを変化させる回路であ
る。
【００１３】また、好ましい実施態様としては、前記エ
ラーパルス保持回路の各々は、前記リセット信号を入力
するリセット端子、前記クロック信号を入力するクロッ
ク端子、データ入力端子、出力端子、および反転出力端
子を有するフリップフロップ回路と、前記エラーパルス
を入力する一方の入力端、前記反転出力端子に接続され
た他方の入力端、および前記データ入力端子に接続され
た出力端を有するＮＡＮＤゲートとを含み、前記第２段
以降のエラーパルス保持回路は、さらに前記制御信号と
前段の前記エラーパルス保持回路の出力信号の論理積を
とり前記リセット信号とするＡＮＤゲートを含んでい
る。
ラーパルス保持回路の各々は、前記リセット信号を入力
するリセット端子、前記クロック信号を入力するクロッ
ク端子、データ入力端子、出力端子、および反転出力端
子を有するフリップフロップ回路と、前記エラーパルス
を入力する一方の入力端、前記反転出力端子に接続され
た他方の入力端、および前記データ入力端子に接続され
た出力端を有するＮＡＮＤゲートとを含み、前記第２段
以降のエラーパルス保持回路は、さらに前記制御信号と
前段の前記エラーパルス保持回路の出力信号の論理積を
とり前記リセット信号とするＡＮＤゲートを含んでい
る。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明によるエラーカウント回路の一実施
例の回路図である。また、図２は、図１の実施例のタイ
ミングチャートを示す図である。
る。図１は、本発明によるエラーカウント回路の一実施
例の回路図である。また、図２は、図１の実施例のタイ
ミングチャートを示す図である。
【００１５】このエラーカウンタ回路は、従来例と同様
に、ある時間Ｔの間にｍ個のエラーパルスＧをカウント
する。エラーカウンタ回路は、エラーパルスＥを保持す
る縦続に接続されたｍ個のエラーパルス保持回路１ａ，
１ｂ，１ｃ，…，１ｍ（以下、エラーパルス保持回路１
ａ，１ｂ，１ｃ，…，１ｍを一般的に説明するときはエ
ラーパルス保持回路１とする）を有している。
に、ある時間Ｔの間にｍ個のエラーパルスＧをカウント
する。エラーカウンタ回路は、エラーパルスＥを保持す
る縦続に接続されたｍ個のエラーパルス保持回路１ａ，
１ｂ，１ｃ，…，１ｍ（以下、エラーパルス保持回路１
ａ，１ｂ，１ｃ，…，１ｍを一般的に説明するときはエ
ラーパルス保持回路１とする）を有している。
【００１６】エラーパルス保持回路１はそれぞれ、Ｆ／
Ｆ１１とＮＡＮＤゲート１２を有している（以下、エラ
ーパルス保持回路１ａに属するＦ／Ｆ１１はＦ／Ｆ１１
ａ、ＮＡＮＤゲート１２はＮＡＮＤゲート１２ａという
ように、エラーパルス保持回路と同一サフイックスで表
現する）。Ｆ／Ｆ１１は同期式Ｄフリップフロップ回路
であり、リセット端子Ｒ、クロック端子Ｃ、データ入力
端子Ｄ、出力端子Ｑ１、および反転出力端子Ｑ２を有し
ている。ＮＡＮＤゲート１２の一方の入力端子は、Ｆ／
Ｆ１１の反転出力端子Ｑ２と接続され、出力端子はＦ／
Ｆ１１のデータ入力端子Ｄと接続されている。Ｆ／Ｆ１
１のクロック端子Ｃにはクロック信号Ｆが入力され、Ｎ
ＡＮＤゲート１２の他方の入力端子にはエラーパルスＥ
が入力される。
Ｆ１１とＮＡＮＤゲート１２を有している（以下、エラ
ーパルス保持回路１ａに属するＦ／Ｆ１１はＦ／Ｆ１１
ａ、ＮＡＮＤゲート１２はＮＡＮＤゲート１２ａという
ように、エラーパルス保持回路と同一サフイックスで表
現する）。Ｆ／Ｆ１１は同期式Ｄフリップフロップ回路
であり、リセット端子Ｒ、クロック端子Ｃ、データ入力
端子Ｄ、出力端子Ｑ１、および反転出力端子Ｑ２を有し
ている。ＮＡＮＤゲート１２の一方の入力端子は、Ｆ／
Ｆ１１の反転出力端子Ｑ２と接続され、出力端子はＦ／
Ｆ１１のデータ入力端子Ｄと接続されている。Ｆ／Ｆ１
１のクロック端子Ｃにはクロック信号Ｆが入力され、Ｎ
ＡＮＤゲート１２の他方の入力端子にはエラーパルスＥ
が入力される。
【００１７】１段目のエラーパルス保持回路１ａに属す
るＦ／Ｆ１１ａのリセット端子ＲはＴＩＭＥパルスＥに
よりリセットされる。２段目以降のエラーパルス保持回
路１ｂ〜１ｍに属するＦ／Ｆ１１ｂ〜１１ｍのリセット
端子Ｒは、前段のＦ／Ｆ１の出力端子Ｑ１の出力する信
号とＴＩＭＥパルスＧを入力とするＡＮＤゲート２ｂ，
２ｃ，…，〜２ｍ（以下、ＡＮＤゲート２ｂ，２ｃ，
…，２ｍを一般的に説明するときはＡＮＤゲート２とす
る）の出力端子に接続されている。そして、エラーパル
ス保持回路１ｍに属するＦ／Ｆ１ｍの反転出力端子Ｑ２
からは、カウンタ出力Ｈを出力する。
るＦ／Ｆ１１ａのリセット端子ＲはＴＩＭＥパルスＥに
よりリセットされる。２段目以降のエラーパルス保持回
路１ｂ〜１ｍに属するＦ／Ｆ１１ｂ〜１１ｍのリセット
端子Ｒは、前段のＦ／Ｆ１の出力端子Ｑ１の出力する信
号とＴＩＭＥパルスＧを入力とするＡＮＤゲート２ｂ，
２ｃ，…，〜２ｍ（以下、ＡＮＤゲート２ｂ，２ｃ，
…，２ｍを一般的に説明するときはＡＮＤゲート２とす
る）の出力端子に接続されている。そして、エラーパル
ス保持回路１ｍに属するＦ／Ｆ１ｍの反転出力端子Ｑ２
からは、カウンタ出力Ｈを出力する。
【００１８】まず、時刻ｔ１において、ＴＩＭＥパルス
Ｅが入力されると、各エラーパルス保持回路Ｆ／Ｆ１１
すべてのリセット端子Ｒに直接あるいはＡＮＤゲート２
を介して“Ｌ”レベルが入力され、Ｆ／Ｆ１１すべてが
リセットされて出力端子Ｑ１から出力される信号を
“Ｌ”レベルとする。即ち、Ｆ／Ｆ１１ａの出力端子Ｑ
１から出力される信号ｆ，Ｆ／Ｆ１１ｂの出力端子Ｑ１
から出力される信号ｋ，Ｆ／Ｆ１１ｃの出力端子Ｑ１か
ら出力される信号ｒ，およびＦ／Ｆ１１（ｍ−１）の出
力端子Ｑ１から出力される信号（ｍ−１）は“Ｌ”レベ
ルとされ、Ｆ／Ｆ１１ｍの反転出力端子Ｑ２から出力さ
れるカウンタ出力Ｈは“Ｈ”レベルとされる。このよう
に、最初のＴＩＭＥパルスＥが入力されると、Ｆ／Ｆ１
１すべての出力端子Ｑ１の出力する信号が“Ｌ”レベル
となるため、Ｆ／Ｆ１ｂ〜１ｍは前段のＦ／Ｆ１１の出
力端子Ｑ１から出力される信号が“Ｈ”レベルに変化す
るまで禁止（リセット）されている。また、ＴＩＭＥパ
ルスＧが入力されたあとエラーパルスＥが“Ｈ”レベル
の間は、ＮＡＮＤゲート１２ａを介して入力されるＦ／
Ｆ１１のデータ入力端子Ｄへの入力信号は“Ｌ”レベル
である。従ってこの期間、Ｆ／Ｆ１１ａのデータ入力端
子Ｄへの入力信号ｅは“Ｌ”レベルであり、Ｆ／Ｆ１１
ａの出力端子Ｑ１が出力する信号ｆおよび反転出力端子
Ｑ２の出力する信号ｇはリセットの状態が保持される。
Ｅが入力されると、各エラーパルス保持回路Ｆ／Ｆ１１
すべてのリセット端子Ｒに直接あるいはＡＮＤゲート２
を介して“Ｌ”レベルが入力され、Ｆ／Ｆ１１すべてが
リセットされて出力端子Ｑ１から出力される信号を
“Ｌ”レベルとする。即ち、Ｆ／Ｆ１１ａの出力端子Ｑ
１から出力される信号ｆ，Ｆ／Ｆ１１ｂの出力端子Ｑ１
から出力される信号ｋ，Ｆ／Ｆ１１ｃの出力端子Ｑ１か
ら出力される信号ｒ，およびＦ／Ｆ１１（ｍ−１）の出
力端子Ｑ１から出力される信号（ｍ−１）は“Ｌ”レベ
ルとされ、Ｆ／Ｆ１１ｍの反転出力端子Ｑ２から出力さ
れるカウンタ出力Ｈは“Ｈ”レベルとされる。このよう
に、最初のＴＩＭＥパルスＥが入力されると、Ｆ／Ｆ１
１すべての出力端子Ｑ１の出力する信号が“Ｌ”レベル
となるため、Ｆ／Ｆ１ｂ〜１ｍは前段のＦ／Ｆ１１の出
力端子Ｑ１から出力される信号が“Ｈ”レベルに変化す
るまで禁止（リセット）されている。また、ＴＩＭＥパ
ルスＧが入力されたあとエラーパルスＥが“Ｈ”レベル
の間は、ＮＡＮＤゲート１２ａを介して入力されるＦ／
Ｆ１１のデータ入力端子Ｄへの入力信号は“Ｌ”レベル
である。従ってこの期間、Ｆ／Ｆ１１ａのデータ入力端
子Ｄへの入力信号ｅは“Ｌ”レベルであり、Ｆ／Ｆ１１
ａの出力端子Ｑ１が出力する信号ｆおよび反転出力端子
Ｑ２の出力する信号ｇはリセットの状態が保持される。
【００１９】時刻ｔ２において、エラーパルスＥが初め
て“Ｌ”レベルになると、エラーパルス保持回路１ａに
おいては、ＮＡＮＤゲート１２ａの出力する信号ｅは
“Ｈ”レベルに変化し、Ｆ／Ｆ１１ａは信号ｅのレベル
変化後のクロックＦの立ち上りでトグルされ、Ｆ／Ｆ１
１ａの出力端子Ｑ１が出力する信号ｆは“Ｈ”レベル、
反転出力端子Ｑ２の出力する信号ｇは“Ｌ”レベルに変
化する。信号ｇが“Ｌ”レベルになると信号ｆは“Ｈ”
レベルに固定され、以降のエラーパルスＥの状態に拘わ
らずＦ／Ｆ１１ａはセット状態が保持されるのと等しい
状態となる。
て“Ｌ”レベルになると、エラーパルス保持回路１ａに
おいては、ＮＡＮＤゲート１２ａの出力する信号ｅは
“Ｈ”レベルに変化し、Ｆ／Ｆ１１ａは信号ｅのレベル
変化後のクロックＦの立ち上りでトグルされ、Ｆ／Ｆ１
１ａの出力端子Ｑ１が出力する信号ｆは“Ｈ”レベル、
反転出力端子Ｑ２の出力する信号ｇは“Ｌ”レベルに変
化する。信号ｇが“Ｌ”レベルになると信号ｆは“Ｈ”
レベルに固定され、以降のエラーパルスＥの状態に拘わ
らずＦ／Ｆ１１ａはセット状態が保持されるのと等しい
状態となる。
【００２０】エラーパルス保持回路１ａの出力する信号
ｆが“Ｈ”レベルになると、ＡＮＤゲート２ｂの出力す
る信号ｊが“Ｈ”レベルになり、エラーパルス保持回路
１ｂに属するＦ／Ｆ１１ｂのリセットが解除される。こ
のときＮＡＮＤゲート１２ｂの出力する信号ｈは半クロ
ック信号周期の“Ｈ”レベル信号を出力するが、Ｆ／Ｆ
１１ｂはトグルされないので出力端子Ｑ１から出力され
る信号ｋおよびＡＮＤゲート２ｃから出力される信号ｐ
は変化せず“Ｌ”レベルのままである。
ｆが“Ｈ”レベルになると、ＡＮＤゲート２ｂの出力す
る信号ｊが“Ｈ”レベルになり、エラーパルス保持回路
１ｂに属するＦ／Ｆ１１ｂのリセットが解除される。こ
のときＮＡＮＤゲート１２ｂの出力する信号ｈは半クロ
ック信号周期の“Ｈ”レベル信号を出力するが、Ｆ／Ｆ
１１ｂはトグルされないので出力端子Ｑ１から出力され
る信号ｋおよびＡＮＤゲート２ｃから出力される信号ｐ
は変化せず“Ｌ”レベルのままである。
【００２１】時刻ｔ３において、次のエラーパルスＥが
入力されると、Ｆ／Ｆ１１ｂはリセットが解除されてい
るため、ＮＡＮＤゲート１２ｂからデータ入力端子Ｄに
入力される信号ｒが“Ｈ”レベルになり、Ｆ／Ｆ１１ｂ
は、次のトグルでセット状態と同じ状態を保持できる。
ここで、エラーパルス保持回路１ｂとＡＮＤゲート２ｂ
のペアによって第２段の完全なエラーパルス保持回路が
構成されていることがわかる。信号ｒが“Ｈ”レベルに
なると同時に、ＡＮＤゲート２ｃの出力する信号ｐが
“Ｈ”レベルになり、Ｆ／Ｆ１１ｃのリセットが解除さ
れる。
入力されると、Ｆ／Ｆ１１ｂはリセットが解除されてい
るため、ＮＡＮＤゲート１２ｂからデータ入力端子Ｄに
入力される信号ｒが“Ｈ”レベルになり、Ｆ／Ｆ１１ｂ
は、次のトグルでセット状態と同じ状態を保持できる。
ここで、エラーパルス保持回路１ｂとＡＮＤゲート２ｂ
のペアによって第２段の完全なエラーパルス保持回路が
構成されていることがわかる。信号ｒが“Ｈ”レベルに
なると同時に、ＡＮＤゲート２ｃの出力する信号ｐが
“Ｈ”レベルになり、Ｆ／Ｆ１１ｃのリセットが解除さ
れる。
【００２２】時刻ｔ４において、“Ｌ”レベルが連続し
たエラーパルスＥが発生した場合も、Ｆ／Ｆ１１ｃのリ
セットが解除されると、Ｆ／Ｆ１１ｃのデータ入力端子
Ｄに入力される信号ｎが“Ｈ”レベルになるため、Ｆ／
Ｆ１１ｃの出力端子Ｑ１から出力される信号ｒは、次の
トグルの立ち上りで“Ｈ”レベルになる。
たエラーパルスＥが発生した場合も、Ｆ／Ｆ１１ｃのリ
セットが解除されると、Ｆ／Ｆ１１ｃのデータ入力端子
Ｄに入力される信号ｎが“Ｈ”レベルになるため、Ｆ／
Ｆ１１ｃの出力端子Ｑ１から出力される信号ｒは、次の
トグルの立ち上りで“Ｈ”レベルになる。
【００２３】このようにして、時間Ｔ以内である時刻ｔ
５にｍ個目のエラーパルスＥが入力されると、エラーパ
ルス保持回路１ｍに属するＦ／Ｆ１２ｍの反転出力出力
端子Ｑ２の出力するカウンタ出力Ｈは、“Ｌ”レベルに
なり、ｍ個のエラーパルスＥをカウントした状態となっ
て保持される。この結果、ｍ個のエラーパルスＥがエラ
ーカウンタ回路に入力したことが検出される。
５にｍ個目のエラーパルスＥが入力されると、エラーパ
ルス保持回路１ｍに属するＦ／Ｆ１２ｍの反転出力出力
端子Ｑ２の出力するカウンタ出力Ｈは、“Ｌ”レベルに
なり、ｍ個のエラーパルスＥをカウントした状態となっ
て保持される。この結果、ｍ個のエラーパルスＥがエラ
ーカウンタ回路に入力したことが検出される。
【００２４】時刻ｔ１からＴ時間経過すると、次のＴＩ
ＭＥパルスＧが入力し、Ｆ／Ｆ１１すべてがリセットさ
れて再度エラーパルスＥのカウントが可能となる。
ＭＥパルスＧが入力し、Ｆ／Ｆ１１すべてがリセットさ
れて再度エラーパルスＥのカウントが可能となる。
【００２５】
【発明の効果】以上説明したように本発明によるエラー
カウント回路は、クロック信号をＦ／Ｆのトグルとして
そのまま使用しているので、クロック信号の処理により
発生するスパイクに起因する誤動作が発生しないという
効果を有する。
カウント回路は、クロック信号をＦ／Ｆのトグルとして
そのまま使用しているので、クロック信号の処理により
発生するスパイクに起因する誤動作が発生しないという
効果を有する。
【００２６】また、エラーカウント回路に使用されるＡ
ＮＤゲートやＮＡＮＤゲートとしては、Ｆ／Ｆのトグル
で決定される動作速度に対応する速度のデバイスが選択
できるので、低消費電力のゲートを使用できるという効
果も有する。
ＮＤゲートやＮＡＮＤゲートとしては、Ｆ／Ｆのトグル
で決定される動作速度に対応する速度のデバイスが選択
できるので、低消費電力のゲートを使用できるという効
果も有する。
【図１】本発明の一実施例の回路図である。
【図２】図１の実施例のタイミングチャートを示す図で
ある。
ある。
【図３】従来のエラーカウンタ回路の回路図である。
【図４】図３のエラーカウンタ回路のタイミングチャー
トを示す図である。
トを示す図である。
１（１ａ〜１ｍ） エラーパルス保持回路
２（２ｂ〜２ｍ） ＡＮＤゲート
１１（１１ａ〜１１ｍ） フリップフロップ回路（Ｆ
／Ｆ） １２１２ａ〜１２ｍ） ＮＡＮＤゲート ３１（３１ａ〜３１ｍ） フリップフロップ回路（Ｆ
／Ｆ） ３２ ＯＲゲート Ｅ エラーパルス Ｆ クロック信号 Ｇ ＴＩＭＥパルス Ｈ カウント出力 ａ トグル ｂ〜ｈ，ｊ〜ｋ，ｎ，ｐ，ｒ 信号
／Ｆ） １２１２ａ〜１２ｍ） ＮＡＮＤゲート ３１（３１ａ〜３１ｍ） フリップフロップ回路（Ｆ
／Ｆ） ３２ ＯＲゲート Ｅ エラーパルス Ｆ クロック信号 Ｇ ＴＩＭＥパルス Ｈ カウント出力 ａ トグル ｂ〜ｈ，ｊ〜ｋ，ｎ，ｐ，ｒ 信号
Claims (2)
- 【請求項１】 予め定められた測定時間ごとにリセット
されるｍ（ｍは複数）個縦続に接続されたエラーパルス
保持回路によってｍ個のエラーパルスを検出するエラー
カウンタ回路であって、前記エラーパルス保持回路の第
１段は、前記測定時間ごとに入力される制御信号をリセ
ット信号としてリセットされ、前記リセット以降に入力
される前記エラーパルスの第１番目およびクロック信号
の入力によりセットされて出力信号のレベルを変化させ
る回路であり、前記エラーパルス保持回路の第２段以降
は、前記制御信号と前段のエラーパルス保持回路の前記
出力信号との論理積をリセット信号としてリセットおよ
び前記リセットの解除が行われ、前記リセット解除後に
入力される前記エラーパルスおよび前記クロック信号に
よりセットされて出力信号のレベルを変化させる回路で
あることを特徴とするエラーパルスカウント回路。 - 【請求項２】 前記エラーパルス保持回路の各々は、前
記リセット信号を入力するリセット端子、前記クロック
信号を入力するクロック端子、データ入力端子、出力端
子、および反転出力端子を有するフリップフロップ回路
と、前記エラーパルスを入力する一方の入力端、前記反
転出力端子に接続された他方の入力端、および前記デー
タ入力端子に接続された出力端を有するＮＡＮＤゲート
とを含み、前記第２段以降のエラーパルス保持回路は、
さらに前記制御信号と前段の前記エラーパルス保持回路
の出力信号の論理積をとり前記リセット信号とするＡＮ
Ｄゲートを含むことを特徴とする請求項１記載のエラー
パルスカウント回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15500191A JP2638337B2 (ja) | 1991-06-27 | 1991-06-27 | エラーカウンタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15500191A JP2638337B2 (ja) | 1991-06-27 | 1991-06-27 | エラーカウンタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057199A true JPH057199A (ja) | 1993-01-14 |
| JP2638337B2 JP2638337B2 (ja) | 1997-08-06 |
Family
ID=15596534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15500191A Expired - Fee Related JP2638337B2 (ja) | 1991-06-27 | 1991-06-27 | エラーカウンタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638337B2 (ja) |
-
1991
- 1991-06-27 JP JP15500191A patent/JP2638337B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2638337B2 (ja) | 1997-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970318 |
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