JPH04250366A - 信号断検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、通信機器などにおい
て入力信号の断状態を論理回路を用いて検出する信号断
検出装置に関するものである。

【０００２】

【従来の技術】図３は従来の信号断検出装置を示し、図
において、１は集積回路化したリトリガブル・モノステ
ーブル・マルチバイブレータ、２はタイミング設定用の
コンデンサ、３はタイミング設定用の抵抗、４は入力信
号、５はリトリガブル・モノステーブル・マルチバイブ
レータ１の出力としての信号断警報信号である。

【０００３】次に動作について説明する。まず、リトリ
ガブル・モノステーブル・マルチバイブレータ１に対し
てタイミング設定用のコンデンサ２とタイミング設定用
の抵抗３により決定された時間間隔以内に、入力信号４
の上昇（もしくは下降）エッジが印加されており、この
とき、再トリガがかかって警報出力は低レベルのままで
ある。ここで、入力信号４が断となり、再トリガがかか
らなくなると、予めタイミング設定用のコンデンサ２と
タイミング設定用の抵抗３により決定された時間以降に
、警報出力としての信号断警報信号は、高レベルとなる
。

【０００４】また、図４は例えば特開昭６１−２１７９
９７号公報に示された信号断検出装置を示し、図におい
て、６はバイナリカウンタ回路、７はフリップフロップ
、８は内部クロック発振器で、内部クロック１２をバイ
ナリカウンタ回路６およびフリップフロップ７のクロッ
ク入力端子に供給している。９は入力信号で、これがイ
ンバータ９ａを介して、内部クロック１２とともにアン
ド回路１１に入力され、また、インバータ９ａ，９ｂを
介して、バイナリカウンタ回路６およびフリップフロッ
プ７のリセット入力端子にも入力されるようになってい
る。１０は信号断警報信号である。

【０００５】次に動作について説明する。まず、バイナ
リカウンタ回路６と内部クロック発振器１２により決定
される時間間隔以下の周期で、入力信号９が印加されて
いる場合は、バイナリカウンタ回路６とフリップフロッ
プ７にはリセット信号が入力され続ける。このため、警
報出力はローレベルのままである。しかし、入力信号９
が断となると、上記リセット信号はローレベルに固定さ
れ、アンド回路１１のゲートが開き、内部クロック発振
器８によって生成される内部クロック１２がバイナリカ
ウンタ回路６とフリップフロップ７の各クロック入力端
子に印加され、ハイレベルの信号断警報信号１０が出力
される。

【０００６】

【発明が解決しようとする課題】従来の信号断検出装置
は以上のように構成されているので図３に示すものでは
外付けのコンデンサ２および抵抗３が必要であり、上記
信号断の検出回路が多数必要となる場合には、大集積回
路化に適さず、また、図４に示すものでは、信号断の場
合に、入力信号９のレベルが必ずローレベルまたはハイ
レベルのいずれか一方であるような回路にしか使用でき
ないなどの問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、論理回路のみで構成することに
より大集積回路化することができ、また、入力信号断時
の論理がハイレベルまたはローレベルのどちらであるか
一定しない回路にも使用することができる信号断検出装
置を得ることを目的とする。

【０００８】

【課題を解決するための手段】この発明に係る信号断検
出装置は、複数段のリセット可能なフリップフロップを
縦続接続したシフトレジスタを設け、入力検出信号の状
態に応じて、信号入力検出回路に、上記各フリップフロ
ップのリセットを阻止し、所定時間後、上記シフトレジ
スタに信号断警報信号を出力させるようにしたものであ
る。

【０００９】

【作用】この発明におけるシフトレジスタは、複数段の
リセット入力端子付きのフリップフロップで構成され、
断検出の対象となる入力信号が入力された際の立上りエ
ッジまたは立下りエッジを信号入力検出回路で検出し、
その検出結果をシフトレジスタにおけるフリップフロッ
プの各リセット入力端子に入力して、入力信号の有無を
判定する。

【００１０】

【実施例】以下、この発明の一実施例を図について説明
する。第１図において、１３はｎ段のフリップフロップ
１３ａ，１３ｂ，・・・１３ｎを縦続接続したものから
なるシフトレジスタ、１４は各フリップフロップ１３ａ
〜１３ｎに入力される外部クロック、１５はシフトレジ
スタ１３が出力する信号断警報信号、１６は入力検出信
号の立上りエッジまたは立下りエッジを検出する信号入
力検出回路で、２つのフリップフロップ１６ａ，１６ｂ
およびアンド回路１６ｃからなる。１７はこの入力検出
信号、１８は断検出対象の入力信号、１９は外部クロッ
ク、２０は信号入力検出回路１６の１段めのフリップフ
ロップ１６ａのＱ出力、２１は２段めのフリップフロッ
プ１６ｂのＱＣ出力である。

【００１１】次に動作について説明する。まず、外部ク
ロック１９は、第２図に示すように入力信号８の最小の
データ間隔より短い周期を設定し、また、入力断の検出
に要する時間は、フリップフロップ１３ａ〜１３ｎの段
数と外部クロック１４により決定しておく、また、ここ
では外部クロック１９の周期を１／２ａ、外部クロック
１９の周期を２ａ、フリップフロップ１３ａ〜１３ｎの
段数を３とした。いま、信号入力検出回路１６に第２図
の入力信号１８及び外部クロック１９を印加した場合、
内部の１段目のフリップフロップ１６ａのＱ出力が２０
及び２段目のフリップフロップ１６ｂのＱＣ出力２１は
、第２図に示す様になるので、各出力２０，２１の論理
積をとった入力検出信号１７は、第２図の様になり、１
３シフトレジスタをリセットする。ここで、入力信号１
８が１か０に固定されてしまうと、入力検出信号１７は
０のままとなり、シフトレンジスタ１３はリセットされ
なくなり、外部クロック１４の立上りエッジがリセット
されなくなってから、外部クロック１４が３個加えられ
た時点で、信号断警報信号１５がハイレベルの１になる
。つまり、入力信号の断検出が信号断警報信号１５によ
ってなされることになる。

【００１２】

【発明の効果】以上のように、この発明によれば複数段
のリセット可能なフリップフロップを縦続接続したシフ
トレジストを設け、入力検出信号の状態に応じて、信号
入力検出回路に、上記各フリップフロップのリセットを
阻止し、所定時間後、上記シフトレジスタに信号断警報
信号を出力させるように構成したので、タイミング設定
用などの外付けのコンデンサや抵抗が不要となり、特に
、信号断検出回路が多数必要な場合などにも、容易にプ
ログラマブルロジックデバイスや大集積回路としてコン
パクトに組み込むことができるほか、入力信号の立上り
又は立下りエッジを検出して、上記リセットをかけるこ
とができるので、入力断時の論理レベルが０でも１でも
対応できるものが得られる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例による信号断検出装置を示
すブロック図である。

【図２】図１のブロック各部の信号波形を示すタイミン
グチャート図である。

【図３】従来の信号断検出装置を示すブロック図である
。

【図４】信号断検出装置の他の従来例を示すブロック図
である。

【符号の説明】

１３　　シフトレジスタ １３ａ〜１３ｎ　　フリップフロップ １６　　信号入力検出回路 １８　　入力信号 １９　　外部クロック なお、図中、同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　複数段のリセット可能なフリップフロ
   ップを縦続接続したシフトレジスタと、断検出対象の入
   力信号および外部クロックから得た入力検出信号の状態
   に応じて、上記入力信号が０または１に固定された際、
   上記各フリップフロップの上記リセットを阻止し、所定
   時間後、上記シフトレジスタに信号断警報信号を出力さ
   せる信号入力検出回路とを備えた信号断検出装置。