CN112217497B - 一种连续干扰脉冲过滤电路 - Google Patents

Abstract

一种连续干扰脉冲过滤电路，包括移位寄存器单元、抗干扰阈值选择单元、ROM存储器、输出控制单元。移位寄存器单元包括串行输入端、N位并行输出端、采样时钟脉冲输入端，输入脉冲、采样时钟脉冲分别从移位寄存器单元的串行输入端输入、采样时钟脉冲输入端输入，移位寄存器单元的N位并行输出端输出N位序列数据；抗干扰阈值选择单元输出抗干扰阈值；ROM存储器的输入为N位序列数据和抗干扰阈值，输出为第一置位信号和第二置位信号；输出控制单元的输入为第一置位信号和第二置位信号，输出为连续干扰脉冲过滤电路的输出脉冲。所述电路能够滤除连续的正脉冲干扰或连续的负脉冲干扰，可以应用在需要过滤连续窄脉冲干扰数字信号的场合。

Description

一种连续干扰脉冲过滤电路

本发明专利申请为分案申请，原案申请号为201711133951.6，申请日为2017年11月16日，发明名称为干扰脉冲过滤方法。

技术领域

本发明涉及脉冲电路信号处理领域，尤其是一种连续干扰脉冲过滤电路。

背景技术

在数字信号电路中，经常需要对脉冲信号中的干扰脉冲进行过滤，例如，滤除单个或者连续的窄干扰脉冲，过滤机械开关的抖动脉冲，等等。目前常用的方法的采用滤波电路进行滤波，或者是用MCU采样后进行算法处理。采用滤波电路过滤，当需要过滤的窄脉冲频率较高时，滤波电路存在直流记忆效应，前面的窄脉冲会影响后面窄脉冲的过滤。用MCU采样后进行算法处理时，除占用MCU的处理时间外，MCU本身也容易受到各种干扰影响，从而对窄脉冲的过滤造成影响。

发明内容

为了解决现有数字脉冲信号处理中对窄干扰脉冲过滤所存在的问题，本发明提供了一种连续干扰脉冲过滤电路，包括移位寄存器单元、抗干扰阈值选择单元、ROM存储器、输出控制单元。

移位寄存器单元包括串行输入端、N位并行输出端、采样时钟脉冲输入端，输入脉冲从移位寄存器单元的串行输入端输入，采样时钟脉冲从移位寄存器单元的采样时钟脉冲输入端输入，移位寄存器单元的N位并行输出端输出N位序列数据；抗干扰阈值选择单元输出抗干扰阈值；ROM存储器的输入为N位序列数据和抗干扰阈值，输出为第一置位信号和第二置位信号；输出控制单元的输入为第一置位信号和第二置位信号，输出为连续干扰脉冲过滤电路的输出脉冲。

移位寄存器单元在采样时钟脉冲边沿对输入脉冲采样得到N位序列数据，所述N为大于等于2的整数，所述N位序列数据为输入脉冲的最近N次采样值；所述N位序列数据为N位二进制数据。抗干扰阈值选择单元输出的抗干扰阈值为大于等于0且小于N/2的整数。

设抗干扰阈值为M；ROM存储器的功能是，对N位序列数据中“1”的个数是否大于等于N-M以及N位序列数据中“1”的个数是否小于等于M进行判别，并输出第一置位信号和第二置位信号。当N位序列数据中“1”的个数大于等于N-M时，第一置位信号有效，否则无效；当N位序列数据中“1”的个数小于等于M时，第二置位信号有效，否则无效。所述ROM存储器的地址输入由N位序列数据和抗干扰阈值M二部分组成；ROM存储器产生的控制输出脉冲电平状态的信号为第一置位信号和第二置位信号，由第一置位信号和第二置位信号控制输出脉冲的电平状态；第一置位信号和第二置位信号从ROM存储器的二位数据端分别输出。

设第一置位信号和第二置位信号均高电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

①根据存储单元地址中的抗干扰阈值M部分的数值确定M；

②根据存储单元地址中的N位序列数据部分的数值确定N位序列数据中“1”的个数；

③当N位序列数据中“1”的个数大于等于N-M时，D1＝1，否则，D1＝0；当N位序列数据中“1”的个数小于等于M时，D0＝1，否则，D0＝0。

设第一置位信号和第二置位信号均低电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

⑴根据存储单元地址中的抗干扰阈值M部分的数值确定M；

⑵根据存储单元地址中的N位序列数据部分的数值确定N位序列数据中“1”的个数；

⑶当N位序列数据中“1”的个数大于等于N-M时，D1＝0，否则，D1＝1；当N位序列数据中“1”的个数小于等于M时，D0＝0，否则，D0＝1。

由第一置位信号和第二置位信号控制输出脉冲的电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。由第一置位信号和第二置位信号控制输出脉冲的电平状态的方法或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

所述连续干扰脉冲过滤电路还包括振荡器单元；所述振荡器单元输出采样时钟脉冲。

本发明的有益效果是：能够自动滤除正窄脉冲干扰和负窄脉冲干扰，也能够滤除连续的正脉冲干扰或者是连续的负脉冲干扰；滤除脉冲干扰的效果能够通过改变N位序列数据的位数，或者是改变抗干扰阈值的大小进行调节；所述干扰脉冲过滤电路能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

附图说明

图1为干扰脉冲过滤电路实施例；

图2为N＝5时移位寄存器单元实施例；

图3为N＝5时抗干扰阈值选择单元和ROM存储器实施例；

图4为输出控制单元实施例；

图5为振荡器单元实施例；

图6为N＝5时输入输出脉冲抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。所述干扰脉冲过滤方法由包括移位寄存器单元、抗干扰阈值选择单元、ROM存储器、输出控制单元、振荡器单元的干扰脉冲过滤电路实现。当干扰脉冲过滤电路的应用场合有合适的时钟脉冲作为采样时钟脉冲时，振荡器单元可以省略。

如图1所示为干扰脉冲过滤电路实施例。图1中，移位寄存器单元101包括串行输入端、N位并行输出端、采样时钟脉冲输入端，输入脉冲P1从移位寄存器单元101的串行输入端输入，采样时钟脉冲CP1从移位寄存器单元101的采样时钟脉冲输入端输入，移位寄存器单元101的N位并行输出端输出N位序列数据X1；抗干扰阈值选择单元103输出抗干扰阈值M；ROM存储器102的输入为N位序列数据X1和抗干扰阈值M，输出为第一置位信号SE1和第二置位信号RE1；输出控制单元104的输入为第一置位信号SE1和第二置位信号RE1，输出为干扰脉冲过滤电路的输出脉冲P2；振荡器单元105输出采样时钟脉冲CP1。下面的实施例中，N＝5。

图2为N＝5时移位寄存器单元的实施例。图2中，5个D触发器FF1、FF2、FF3、FF4、FF5组成5位串行移位寄存器，FF1的输入端D为移位寄存器单元的串行输入端，连接至输入脉冲P1；FF1、FF2、FF3、FF4、FF5的时钟输入端CLK并联后，组成移位寄存器单元的移位脉冲输入端，即移位寄存器单元的采样时钟脉冲输入端，并连接至采样时钟脉冲CP1；FF1、FF2、FF3、FF4、FF5的输出端Q分别为x11、x12、x13、x14、x15，图2中，N位序列数据X1由x11、x12、x13、x14、x15组成。N位序列数据X1为移位寄存器单元在采样时钟脉冲CP1边沿中的上升沿对输入脉冲P1的最近N次采样值。

N为其他数值时，可以增减图2中D触发器的数量来实现移位寄存器单元的功能。图2中D触发器可以用其他触发器来代替，例如，采用N个JK触发器来实现N位的移位寄存器单元的功能。移位寄存器单元也可以采用单个或者多个专用的多位移位寄存器来实现，例如，采用1片74HC164或者是1片74HC595，可以实现不多于8位的移位寄存器单元的功能，采用多片74HC164或者是多片74HC595，可以实现多于8位的移位寄存器单元的功能。

图3为N＝5时抗干扰阈值选择单元和ROM存储器实施例。抗干扰阈值选择单元由电阻R91、R90和阈值选择开关K91、K90组成；+VCC为供电电源，GND为公共地。图3中，抗干扰阈值选择单元输出的抗干扰阈值M由y11、y10组成；由于抗干扰阈值M为小于N/2的非负整数，N＝5时，M在0、1、2之中取值，即y11、y10的取值只能是0、0，或者是0、1，或者是1，0，通过阈值选择开关K91、K90进行选择设置。抗干扰阈值选择单元可以由多位二进制拨码开关，或者是BCD拨码开关，或者是多个普通开关加上拉电阻，或者是控制0、1输出的多个上拉电阻及电路短接点，以及其他能够输出多位二进制设定值的电路组成。

图3中，ROM器件FR1组成ROM存储器。ROM存储器的功能是，对N位序列数据中“1”的个数是否大于等于N-M以及N位序列数据中“1”的个数是否小于等于M进行判别，并输出第一置位信号和第二置位信号。ROM存储器将抗干扰阈值M和N位序列数据X1作为地址信号输入，第一置位信号SE1和第二置位信号RE1作为数据输出；ROM存储器根据当前输入的抗干扰阈值M，以及N位序列数据X1中“1”的个数，确定输出的第一置位信号SE1和第二置位信号RE1分别是否有效。

N＝5时，要求FR1有7位地址输入，即图3中FR1的地址输入端A6-A0；要求FR1有2位数据输出端，即图3中FR1的数据输出端D1、D0。设FR1的地址输入端A4、A3、A2、A1、A0分别输入N位序列数据X1的x15、x14、x13、x12、x11，地址输入端A6、A5分别输入抗干扰阈值M的y11、y10，FR1的数据输出端D1、D0分别为第一置位信号SE1和第二置位信号RE1，则FR1中各地址单元的内容见表1。

表1中，N＝5，D1、D0输出的第一置位信号SE1和第二置位信号RE1均为高电平有效。以ROM存储器中存储单元0110000为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值是1；存储单元地址中的N位序列数据部分为地址的低5位，其中“1”的个数为1；由于N位序列数据中“1”的个数不满足大于等于N-M的条件，因此D1＝0；由于满足N位序列数据中“1”的个数小于等于M的条件，因此D0＝1。再以ROM存储器中存储单元0001001为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值是0；存储单元地址中的N位序列数据部分为地址的低5位，其中“1”的个数为2；由于N位序列数据中“1”的个数不满足大于等于N-M的条件，因此D1＝0；由于N位序列数据中“1”的个数不满足小于等于M的条件，因此D0＝0。

表1 N＝5时ROM存储器存储单元内容

当抗干扰阈值M为0时，地址A6、A5输入的y11、y10为0、0，此时，当N位序列数据X1中“1”的个数等于5时，输出SE1为高电平，否则SE1为低电平，表1中，只有地址A6-A0为0011111时才满足此条件；当N位序列数据X1中“1”的个数等于0时，输出RE1为高电平，否则RE1为低电平，表1中，只有地址A6-A0为0000000时才满足此条件。

当抗干扰阈值M为1时，地址A6、A5输入的y11、y10为0、1，此时，当N位序列数据X1中“1”的个数大于等于4时，输出SE1为高电平，否则SE1为低电平，表1中，地址A6-A0为0101111、0110111、0111011、0111101、0111110、0111111时满足此条件；当N位序列数据X1中“1”的个数小于等于1时，输出RE1为高电平，否则RE1为低电平，表1中，地址A6-A0为0100000、0100001、0100010、0100100、0101000、0110000时才满足此条件。

当抗干扰阈值M为2时，地址A6、A5输入的y11、y10为1、0，此时，当N位序列数据X1中“1”的个数大于等于3时，输出SE1为高电平，否则SE1为低电平，表1中，地址A6-A0中共有1000111、1001011等16个输入满足此条件；当N位序列数据X1中“1”的个数小于等于2时，输出RE1为高电平，否则RE1为低电平，表1中，地址A6-A0中共有1000000、1000001等16个输入满足此条件。

将表1中各存储单元存储的D1、D0内容反相，即0变1、1变0时，输出的第一置位信号SE1和第二置位信号RE1均为低电平有效。当N＝5时，M只能在0、1、2之中取值，即y11、y10的取值不能是1、1。表1中的M只在0、1、2之中取值，共使用了ROM存储器中的96个存储单元。为避免在设置M时误将M设置为3，即把干扰阈值选择单元中的阈值选择开关K91、K90全部断开时，系统出现不可预知的情况，在确定ROM存储器中存储单元内容时，可以将M被误设置为3的情况当成M为0，或者为1，或者为2中的一种进行确定。例如，M被误设置为3时，将其作为M＝2的情况进行处理；以ROM存储器中存储单元1110010为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值误设为3，取M＝2；存储单元地址中的N位序列数据部分为地址的低5位，其中“1”的个数为2；由于N位序列数据中“1”的个数不满足大于等于N-M的条件，因此D1＝0；由于满足N位序列数据中“1”的个数小于等于M的条件，因此D0＝1。当考虑M的误设置情况，ROM存储器的高2位包括00、01、10、11种情况时，共使用了ROM存储器中的128个存储单元，即包括了7位二进制地址输入所对应的所有单元。

抗干扰阈值M的各二进制位和N位序列数据的各二进制位与ROM存储器的二进制地址各位之间的对应关系可以采用任意的一一对应关系。以N＝5的实施例为例，可以将M的y11、y10与地址输入端A1、A0分别对应，X1的x15、x14、x13、x12、x11与地址输入端A6、A5、A4、A3、A2分别一一对应；或者是将M的y11、y10与地址输入端A1、A0分别对应，X1的x11、x12、x13、x14、x15与地址输入端A6、A5、A4、A3、A2分别一一对应；或者是将y11、x14、x15、x11、x12、y10、x13与地址输入端A6、A5、A4、A3、A2、A1、A0分别一一对应，等等。

输出控制单元的功能是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。输出控制单元的功能或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。输出控制单元的功能由RS触发器实现，图4为输出控制单元实施例。图4中，或非门FO1、FO2组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效；第一置位信号SE1为RS触发器的置位信号，第二置位信号RE1为RS触发器的复位信号；输出脉冲P2从RS触发器的同相输出端输出。当SE1有效、RE1无效时，将从同相输出端FO2输出的输出脉冲P2置为1；SE1无效、RE1有效时，将输出脉冲P2置为0；当SE1和RE1均无效时，输出脉冲P2的状态不变。输出控制单元也可以采用其他形式的RS触发器。

图4中，输出脉冲P2与输入脉冲P1之间为同相关系。如果输出脉冲P2从反相输出端，即或非门FO1输出端输出，则功能为，当SE1有效、RE1无效时，将输出脉冲P2置为0；SE1无效、RE1有效时，将输出脉冲P2置为1；当SE1和RE1均无效时，输出脉冲P2的状态不变；此时输出脉冲P2与输入脉冲P1之间为反相关系。

从表1可以看出，由于抗干扰阈值M为小于N/2的非负整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，输出控制单元的输出不会出现逻辑状态不确定的情况。

图5为振荡器单元实施例。图5中，FO3为14级二进制串行分频器/振荡器CD4060，电阻R92、电阻R93、电容C91的一端并联，另外一端分别连接至CD4060的信号输入端CK1、信号反向输出端信号正向输出端CK0；CD4060的复位信号输入端输入信号0，CD4060工作在振荡与分频状态。图5中，采样时钟脉冲CP1从CD4060的Q8分频输出端输出，CP1也可以根据CD4060的振荡频率以及干扰脉冲过滤电路所需要的采样频率，从CD4060的其他分频输出端输出；CP1的频率还可以通过调整电阻R93、电容C91的值来实现改变。振荡器单元还可以采用其他类型的多谐振荡器来实现。

图6为N＝5时输入输出脉冲抗干扰效果示意图。设抗干扰阈值M选择1，当N位序列数据X1中“1”的个数大于等于4时，SE1有效，将输出脉冲P2置为1；当N位序列数据X1中“1”的个数小于等于1时，RE1有效，将输出脉冲P2置为0；当N位序列数据X1中“1”的个数大于1且小于4时，SE1和RE1均无效，输出脉冲P2维持状态不变。图6中给出了15个采样时钟脉冲CP1对输入脉冲P1的采样结果，以及得到的输出脉冲P2。设在图6中CP1的采样点1之前采样得到的5个序列数据X1均为0，输出脉冲P2为0。图6中，输入脉冲P1在CP1的采样点2前至采样点3后出现了正脉冲干扰，导致X1在采样点2、采样点3采样得到干扰采样值1；输入脉冲P1在CP1的采样点4至采样点5之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响序列数据X1的采样结果，即采样过程自动滤除了该正窄脉冲干扰；输入脉冲P1在CP1的采样点7之后开始从0变1，从0变1过程中出现了2次边沿抖动，采样点8、采样点9的值分别为1、0，采样点9之前的第2次边沿抖动也被采样过程自动滤除。图6中，在时钟脉冲CP1的采样点1至采样点15采样得到的N位序列数据X1、N位序列数据X1中“1”的个数X2和输出脉冲P2见表2。

表2采样点1-15的N位序列数据X1、N位序列数据X1中“1”的个数X2和输出脉冲P2

观察表2中采样点的情况，在采样点1-2，X2小于等于1，RE1有效，SE1无效，P2被置为0；在采样点3-6，X2大于1且小于4，SE1、RE1均无效，P2维持为0；在采样点7-9，X2小于等于1，RE1有效，SE1无效，P2被置为0；在采样点10-11，X2大于1且小于4，SE1、RE1均无效，P2维持为0；在采样点12-15，X2大于等于4，SE1有效，RE1无效，P2被置为1。显然，在连续的5个序列数据X1值中，直到图6的采样点12，才满足N位序列数据X1中“1”的个数大于等于4的条件，第一置位信号SE1有效，输出脉冲P2由0变1。

图6给出的是干扰脉冲过滤电路在输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程。干扰脉冲过滤电路在输入脉冲P1为1时的抗负脉冲干扰效果，以及输入脉冲P1由1变为0的条件与过程，与输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程相同。设在时钟脉冲CP1的采样点31之前CP1对输入脉冲P1的5个采样值均为1，输出脉冲P2为1，采样点31至采样点45采样得到的N位序列数据X1、N位序列数据X1中“1”的个数X2和输出脉冲P2见表3。

表3采样点31-45的N位序列数据X1、N位序列数据X1中“1”的个数X2和输出脉冲P2

观察表3中采样点的情况，在采样点31-32，X2大于等于4，SE1有效，RE1无效，P2被置为1；在采样点33-41，X1大于1且小于4，SE1、RE1均无效，P2维持为1；在采样点42-45，X2小于等于1，RE1有效，SE1无效，P2被置为0。

以输出脉冲P2与输入脉冲P1之间为同相关系为例做进一步的说明。当输入脉冲P1、输出脉冲P2均为0时，在连续N次采样中，只要单个或者多个正脉冲干扰形成的采样结果未造成N位序列数据X1中“1”的个数大于等于N-M，则输出脉冲P2不会变为1；输入脉冲P1、输出脉冲P2均为1时，在连续N次采样中，只要单个或者多个负脉冲干扰形成的采样结果未造成N位序列数据X1中“1”的个数小于等于M，则输出脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使连续N个P1采样值中有大于等于N-M个为1时，能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使连续N个P1采样值中有小于等于M个为1时，能够从P2输出与该P1中负脉冲相对应的负脉冲。当输入脉冲P1已经由0变为1，或者是由1变为0之后，输出脉冲P2需要在N位序列数据X1中“1”的个数大于等于N-M，或者是小于等于M条件满足之后，才将输出脉冲P2从0变1，或者是将输出脉冲P2从1变0，有几个采样脉冲周期的延迟。当抗干扰阈值M取值越大时，干扰脉冲过滤电路将输出脉冲P2从0变1以及从1变0的条件更加严格，抗正脉冲和抗负脉冲干扰的效果更好，但输出脉冲P2相对于输入脉冲P1的延迟时间越大；反之，M取值变小时，抗正脉冲和抗负脉冲干扰的效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。当N的取值变大时，干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但输出脉冲P2相对于输入脉冲P1的延迟时间变大；当N的取值变小时，干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。

采样时钟脉冲的周期要根据输入脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若输入脉冲P1来自于普通按钮开关的控制输出，由于普通按钮开关的形成的脉冲宽度至少有100ms，普通按钮开关的抖动干扰通常不超过10ms，因此，可以选择采样时钟脉冲的周期为10ms左右，N在3至7范围内取值。

干扰脉冲过滤电路中移位寄存器单元、ROM存储器、抗干扰阈值选择单元、输出控制单元、振荡器单元中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。

Claims (5)

1.一种连续干扰脉冲过滤电路，其特征在于：包括移位寄存器单元、抗干扰阈值选择单元、ROM存储器、输出控制单元；

移位寄存器单元包括串行输入端、N位并行输出端、采样时钟脉冲输入端，输入脉冲从移位寄存器单元的串行输入端输入，采样时钟脉冲从移位寄存器单元的采样时钟脉冲输入端输入，移位寄存器单元的N位并行输出端输出N位序列数据；抗干扰阈值选择单元输出抗干扰阈值；ROM存储器的输入为N位序列数据和抗干扰阈值，输出为第一置位信号和第二置位信号；输出控制单元的输入为第一置位信号和第二置位信号，输出为连续干扰脉冲过滤电路的输出脉冲；

移位寄存器单元在采样时钟脉冲边沿对输入脉冲采样得到N位序列数据，所述N为大于等于2的整数，所述N位序列数据为输入脉冲的最近N次采样值；所述N位序列数据为N位二进制数据；

抗干扰阈值选择单元输出的抗干扰阈值为大于等于0且小于N / 2的整数；

设抗干扰阈值为M；ROM存储器的功能是，对N位序列数据中“1”的个数是否大于等于N-M以及N位序列数据中“1”的个数是否小于等于M进行判别，并输出第一置位信号和第二置位信号。

2.根据权利要求1所述的连续干扰脉冲过滤电路，其特征在于：当N位序列数据中“1”的个数大于等于N-M时，第一置位信号有效，否则无效；当N位序列数据中“1”的个数小于等于M时，第二置位信号有效，否则无效。

3.根据权利要求2所述的连续干扰脉冲过滤电路，其特征在于：输出控制单元的功能是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

4.根据权利要求2所述的连续干扰脉冲过滤电路，其特征在于：输出控制单元的功能是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

5.根据权利要求1-4中任一项所述的连续干扰脉冲过滤电路，其特征在于：还包括振荡器单元；所述振荡器单元输出采样时钟脉冲。