CN107800407A - 积累判别式干扰脉冲过滤方法 - Google Patents

Abstract

一种积累判别式干扰脉冲过滤方法，由输入脉冲的2种状态分别控制可逆限幅计数单元对采样时钟脉冲进行加计数或者减计数，可逆限幅计数单元输出限幅累积计数值；由ROM存储器对限幅累积计数值和抗干扰阈值进行综合判别，产生控制输出脉冲电平状态的信号去控制输出脉冲的置1或者置0。所述方法能够滤除输入脉冲中的正窄脉冲干扰或者负窄脉冲干扰；滤除干扰脉冲的效果能够通过改变限幅累积计数值的上限幅值，或者是改变抗干扰阈值的大小进行调节；所述方法能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

Description

积累判别式干扰脉冲过滤方法

技术领域

本发明涉及脉冲电路信号处理领域，尤其是一种积累判别式干扰脉冲过滤方法。

背景技术

在数字信号电路中，经常需要对脉冲信号中的干扰脉冲进行过滤，例如，滤除单个或者连续的窄干扰脉冲，过滤机械开关的抖动脉冲，等等。目前常用的方法的采用滤波电路进行滤波，或者是用MCU采样后进行算法处理。采用滤波电路过滤，当需要过滤的窄脉冲频率较高时，滤波电路存在直流记忆效应，前面的窄脉冲会影响后面窄脉冲的过滤。用MCU采样后进行算法处理时，除占用MCU的处理时间外，MCU本身也容易受到各种干扰影响，从而对窄脉冲的过滤造成影响。

发明内容

为了解决现有数字脉冲信号处理中对窄干扰脉冲过滤所存在的问题，本发明提供了一种积累判别式干扰脉冲过滤方法，包括：

由输入脉冲的电平状态控制可逆限幅计数单元处于加计数状态还是减计数状态，可逆限幅计数单元的输出为对采样时钟脉冲进行计数的限幅累积计数值；所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数。

由ROM存储器对限幅累积计数值是否大于等于N-M(N减去M)以及限幅累积计数值是否小于等于M进行判别，并产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态。所述M为抗干扰阈值，M为大于等于0且小于N/2(N除以2)的整数。

可逆限幅计数单元处于加计数状态且限幅累积计数值大于等于上限幅值N时，可逆限幅计数单元不对采样时钟脉冲进行加计数；可逆限幅计数单元处于减计数状态且限幅累积计数值等于下限幅值0时，可逆限幅计数单元不对采样时钟脉冲进行减计数。

所述抗干扰阈值M为二进制数据；所述ROM存储器的地址输入由限幅累积计数值和抗干扰阈值M二部分组成；ROM存储器产生的控制输出脉冲电平状态的信号为第一置位信号和第二置位信号，由第一置位信号和第二置位信号控制输出脉冲的电平状态；第一置位信号和第二置位信号从ROM存储器的二位数据端分别输出。

设第一置位信号和第二置位信号均高电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

①根据存储单元地址中的抗干扰阈值M输入部分确定M；

②根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

③当限幅累积计数值大于等于N-M时，D1＝1，否则，D1＝0；当小于等于M时，D0＝1，否则，D0＝0。

设第一置位信号和第二置位信号均低电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

⑴根据存储单元地址中的抗干扰阈值M输入部分确定M；

⑵根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

⑶当限幅累积计数值大于等于N-M时，D1＝0，否则，D1＝1；当小于等于M时，D0＝0，否则，D0＝1。

由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。由第一置位信号和第二置位信号控制输出脉冲电平状态的方法或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

可逆限幅计数单元由具有单时钟输入的可逆计数器和限幅及加减控制电路组成；所述可逆计数器具有加减控制输入端和使能输入端。

本发明的有益效果是：能够自动滤除输入脉冲中的正窄脉冲干扰和负窄脉冲干扰，也能够滤除连续的正窄脉冲干扰或者是连续的负窄脉冲干扰；滤除脉冲干扰的效果能够通过改变限幅累积计数值上限幅值的大小，或者是改变抗干扰阈值的大小进行调节；所述积累判别式干扰脉冲过滤电路能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

附图说明

图1为积累判别式干扰脉冲过滤电路实施例；

图2为N＝6时可逆限幅计数单元实施例；

图3为N＝6时抗干扰阈值选择单元和ROM存储器实施例；

图4为输出控制单元实施例；

图5为振荡器单元实施例；

图6为N＝6时积累判别式干扰脉冲过滤电路抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。所述积累判别式干扰脉冲过滤方法由包括可逆限幅计数单元、抗干扰阈值选择单元、ROM存储器、输出控制单元、振荡器单元的积累判别式干扰脉冲过滤电路实现。当积累判别式干扰脉冲过滤电路的应用场合有合适的时钟脉冲作为采样时钟脉冲时，振荡器单元可以省略。

如图1所示为积累判别式干扰脉冲过滤电路实施例。图1中，可逆限幅计数单元101的输入为输入脉冲P1和采样时钟脉冲CP1，输出为限幅累积计数值X1，限幅累积计数值X1的上、下限幅值分别为N、0；抗干扰阈值选择单元103输出抗干扰阈值M；ROM存储器102的输入为限幅累积计数值X1和抗干扰阈值M，输出为第一置位信号SE1和第二置位信号RE1；输出控制单元104的输入为第一置位信号SE1和第二置位信号RE1，输出为积累判别式干扰脉冲过滤电路的输出脉冲P2；振荡器单元105输出采样时钟脉冲CP1。

下面的实施例中，N＝6。

图2为N＝6时可逆限幅计数单元的实施例。图2中，FC1为4位二进制可逆计数器74HC191，FC1的置位控制输入端LD输入1，FC1工作在可控的可逆计数状态，为具有单时钟输入的可逆计数器；FC1的M输入端为加减控制输入端，CE输入端为使能控制输入端。与非门FA1、FA2、FA3、FA4组成限幅及加减控制电路。当P1为1，x13、x12同时为1时，与非门FA1输出低电平，与非门FA3输出高电平，FC1的控制端CE输入高电平，74HC191工作在保持状态，即可逆限幅计数单元在采样时钟脉冲CP1的上升沿维持输出状态不变，可逆限幅计数单元处于上限值限幅状态，不进行加计数；x13、x12同时为1包括2种情况，x13、x12、x11为1、1、0时，可逆限幅计数单元的输出等于上限幅值6；x13、x12、x11为1、1、1时，可逆限幅计数单元的输出等于7，处于超限状态，该情况只有在系统启动时的初始状态有可能出现，可逆限幅计数单元经过减计数进入正常限幅计数区间后，输出的超限状态不会再出现。当P1为0，x13、x12、x11同时为0时，与非门FA2输出低电平，与非门FA3输出高电平，FC1的控制端CE输入高电平，74HC191工作在保持状态，即可逆限幅计数单元在采样时钟脉冲CP1的上升沿维持输出状态不变，可逆限幅计数单元处于下限值限幅状态，不进行减计数。

输入脉冲的电平状态包括高电平和低电平，图2实施例中，P1经反相后连接至加减控制输入端M，输入脉冲的高电平、低电平状态分别控制可逆限幅计数单元处于加计数状态、减计数状态。当P1直接连接至加减控制输入端M时，可以令输入脉冲的高电平、低电平分别控制可逆限幅计数单元处于减计数状态、加计数状态。当P1为1，x13、x12不同时为1时，与非门FA1、FA2均输出高电平，与非门FA3输出低电平，FC1的控制端CE输入低电平，P1通过与非门FA4使加减控制端M输入低电平，74HC191工作在加计数状态，可逆限幅计数单元在采样时钟脉冲CP1的上升沿进行加计数。当P1为0，x13、x12、x11不同时为0时，与非门FA1、FA2均输出高电平，与非门FA3输出低电平，FC1的控制端CE输入低电平，加减控制端M输入高电平，74HC191工作在减计数状态，可逆限幅计数单元在采样时钟脉冲CP1的上升沿进行减计数。74HC191为同步二进制计数器，只在其时钟输入端CP输入的采样时钟脉冲CP1的上升沿时刻P1的状态来控制其是否进行计数以及进行加计数还是减计数；在CP1的非上升沿时刻，P1造成控制端CE、加减控制端M的改变不影响74HC191输出的x13、x12、x11。在时钟输入端CP低电平期间，P1造成控制端CE、加减控制端M的改变会影响74HC191的进位/借位信号，在图2的实施例中并没有用到74HC191的进位/借位信号，因此没有影响。可逆限幅计数单元的输出由采样时钟脉冲上升沿时刻的P1值来控制改变，即可逆限幅计数单元的输出与采样时钟脉冲上升沿时刻P1的采样值相关，受采样时钟脉冲上升沿时刻P1的采样值控制。可逆限幅计数单元的输出也可以由采样时钟脉冲下降沿时刻的P1值来控制改变。

N为其他数值时，可以增减图2中进行计数限幅控制的与非门数量，以及增减各与非门的输入信号数量来实现。可逆限幅计数单元的功能也可以采用其他器件或者是电路来实现，例如，采用74HC190、CD4516替换74HC191，或者是采用触发器结合门电路组成同步可逆计数器来实现。

图3为N＝6时抗干扰阈值选择单元和ROM存储器实施例。抗干扰阈值选择单元由电阻R91、R90和阈值选择开关K91、K90组成；+VCC为供电电源，GND为公共地。图3中，抗干扰阈值选择单元输出的抗干扰阈值M由y11、y10组成；由于抗干扰阈值M为小于N/2的非负整数，N＝6时，M在0、1、2之中取值，即y11、y10的取值只能是0、0，或者是0、1，或者是1，0，通过阈值选择开关K91、K90进行选择设置。抗干扰阈值选择单元可以由多位二进制拨码开关，或者是BCD拨码开关，或者是多个普通开关加上拉电阻，或者是控制0、1输出的多个上拉电阻及电路短接点，以及其他能够输出多位二进制设定值的电路组成。

图3中，ROM器件FR1组成ROM存储器。ROM存储器的功能是，对限幅累积计数值是否大于等于N-M以及限幅累积计数值是否小于等于M进行判别，并输出第一置位信号和第二置位信号。具体方法是，将抗干扰阈值M和限幅累积计数值X1作为地址信号输入，第一置位信号SE1和第二置位信号RE1作为数据输出；ROM存储器根据当前输入的抗干扰阈值M，以及限幅累积计数值X1的大小，确定输出的第一置位信号SE1和第二置位信号RE1分别是否有效。

N＝6时，要求FR1有5位地址输入，即图3中FR1的地址输入端A4-A0；要求FR1有2位数据输出端，即图3中FR1的数据输出端D1、D0。设FR1的地址输入端A2、A1、A0分别输入限幅累积计数值X1的x13、x12、x11，地址输入端A4、A3分别输入抗干扰阈值M的y11、y10，FR1的数据输出端D1、D0分别为第一置位信号SE1和第二置位信号RE1，则FR1中各地址单元的内容见表1。

表1 N＝6时ROM存储器存储单元内容

表1中，N＝6，D1、D0输出的第一置位信号SE1和第二置位信号RE1均为高电平有效。以ROM存储器中存储单元01010为例，存储单元地址中的抗干扰阈值M部分为01，故M的数值是1；存储单元地址中的限幅累积计数值部分为010，故限幅累积计数值X1为2；由于限幅累积计数值X1不满足大于等于N-M的条件，因此D1＝0；由于限幅累积计数值X1不满足小于等于M的条件，因此D0＝0。再以ROM存储器中存储单元10101为例，M的数值是2，限幅累积计数值X1等于5；由于限幅累积计数值X1满足大于等于N-M的条件，因此D1＝1；由于限幅累积计数值X1不满足小于等于M的条件，因此D0＝0。

当抗干扰阈值M为0时，地址A4、A3输入的y11、y10为0、0，此时，当限幅累积计数值X1小于等于0时，输出RE1为高电平，否则RE1为低电平，表1中，只有地址A4-A0为00000时才满足此条件；当限幅累积计数值X1大于等于6时，输出SE1为高电平，否则SE1为低电平，表1中，地址A4-A0为00110时满足此条件；此外，当限幅累积计数值X1输出超限，即X1等于7时，亦输出SE1为高电平。

当抗干扰阈值M为1时，地址A4、A3输入的y11、y10为0、1，此时，包括X1的超限状态，当限幅累积计数值X1大于等于5时，输出SE1为高电平，否则SE1为低电平；表1中，地址A4-A0为01101、01110、01111时满足此条件；当限幅累积计数值X1小于等于1时，输出RE1为高电平，否则RE1为低电平，表1中，地址A4-A0为010000、01001时满足此条件。

当抗干扰阈值M为2时，地址A4、A3输入的y11、y10为1、0，此时，当限幅累积计数值X1大于等于4时，输出SE1为高电平，否则SE1为低电平，表1中，地址A4-A0中共有10100、10101、10110、10111等4个输入满足此条件；当限幅累积计数值X1小于等于2时，输出RE1为高电平，否则RE1为低电平，表1中，地址A4-A0中共有10000、10001、10010等3个输入满足此条件。

正常情况下，M只在0、1、2之中取值。为避免在设置M时误将M设置为3时，即将干扰阈值选择单元中的阈值选择开关K91、K90全部断开时，系统出现不可预知的情况，在确定ROM存储器中存储单元内容时，可以将M被误设置为3的情况当成M为0，或者为1，或者为2中的一种进行确定。例如，M被误设置为3时，将其作为M＝2的情况进行处理；以ROM存储器中存储单元11010为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值误设为3，取M＝2；存储单元地址中的限幅累积计数值部分为地址的低2位，X1为2；由于限幅累积计数值X1不满足大于等于N-M的条件，因此D1＝0；由于满足限幅累积计数值X1小于等于M的条件，因此D0＝1。当考虑M的误设置情况，ROM存储器的高2位包括00、01、10、11种情况时，共使用了ROM存储器中的32个存储单元，包括了5位二进制地址输入所对应的所有单元。

将表1中各存储单元存储的D1、D0内容反相，即0变1、1变0时，输出的第一置位信号SE1和第二置位信号RE1均为低电平有效。

抗干扰阈值M的各二进制位和限幅累积计数值的各二进制位与ROM存储器的二进制地址各位之间的对应关系可以采用任意的一一对应关系。以N＝6的实施例为例，可以将M的y11、y10与地址输入端A1、A0分别对应，X1的x13、x12、x11与地址输入端A4、A3、A2分别一一对应；或者是将M的y11、y10与地址输入端A1、A0分别对应，X1的x11、x12、x13与地址输入端A4、A3、A2分别一一对应；或者是将y11、x11、x12、y10、x13与地址输入端A4、A3、A2、A1、A0分别一一对应，等等。只是此时仍然需要根据输入的二进制顺序y11、y10来确定M的值，根据输入的二进制顺序x13、x12、x11来确定X1的值，再根据M、X1确定相应存储单元的内容。

输出控制单元的功能是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。输出控制单元的功能或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。输出控制单元的功能由RS触发器实现，图4为输出控制单元实施例。图4中，或非门FO1、FO2组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效；第一置位信号SE1为RS触发器的置位信号，第二置位信号RE1为RS触发器的复位信号；输出脉冲P2从RS触发器的同相输出端输出。当SE1有效、RE1无效时，将从同相输出端FO2输出的输出脉冲P2置为1；SE1无效、RE1有效时，将输出脉冲P2置为0；当SE1和RE1均无效时，输出脉冲P2的状态不变。输出脉冲P2也可以从反相输出端，即或非门FO1输出端输出。输出控制单元也可以采用其他形式的RS触发器。

从表1可以看出，由于抗干扰阈值M为小于N/2的非负整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，输出控制单元的输出不会出现逻辑状态不确定的情况。

图5为振荡器单元实施例。图5中，FO3为14级二进制串行分频器/振荡器CD4060，电阻R92、电阻R93、电容C91的一端并联，另外一端分别连接至CD4060的信号输入端CK1、信号反向输出端信号正向输出端CK0；CD4060的复位信号输入端输入信号0，CD4060工作在振荡与分频状态；采样时钟脉冲CP1从CD4060的Q9分频输出端输出。图5中，CP1也可以根据CD4060的振荡频率以及积累判别式干扰脉冲过滤电路所需要的采样频率，从CD4060的其他分频输出端输出；CP1的频率还可以通过调整电阻R93、电容C91的值来实现改变。振荡器单元还可以采用其他类型的多谐振荡器来实现。

图6为N＝6时积累判别式干扰脉冲过滤电路抗干扰效果示意图。设抗干扰阈值M选择1，当限幅累积计数值X1大于等于5时，SE1有效，将输出脉冲P2置为1；当限幅累积计数值X1小于等于1时，RE1有效，将输出脉冲P2置为0；当限幅累积计数值X1大于1且小于5时，SE1和RE1均无效，输出脉冲P2维持状态不变。图6中给出了15个采样时钟脉冲CP1对输入脉冲P1的采样值P1*，以及得到的输出脉冲P2。采样值P1*为采样时钟脉冲CP1计数边沿时输入脉冲P1的值；由输入脉冲P1的2种状态分别控制可逆限幅计数单元对采样时钟脉冲CP1进行加计数或者减计数，实质是由采样时钟脉冲CP1计数边沿时输入脉冲P1的值分别控制可逆限幅计数单元对采样时钟脉冲CP1进行加计数或者减计数。设在图6中CP1的采样点1之前得到的6个P1*采样值均为0，输出脉冲P2为0。图6中，输入脉冲P1在CP1的采样点2前至采样点3后出现了正脉冲干扰，导致P1*在采样点2、采样点3采样得到干扰采样值1；输入脉冲P1在CP1的采样点4至采样点5之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响P1*的采样结果，即采样过程自动滤除了该正窄脉冲干扰；输入脉冲P1在CP1的采样点7之后开始从0变1，从0变1过程中出现了2次边沿抖动，采样点8、采样点9的值分别为1、1，采样点7之后的第1次边沿抖动也被采样过程自动滤除。图6中，在时钟脉冲CP1的采样点1至采样点15得到的采样值P1*、限幅累积计数值X1和输出脉冲P2见表2。

表2采样点1-15的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表2中采样点的情况，在采样点1-2，X1小于等于1，RE1有效，SE1无效，P2被置为0；在采样点3，X1大于1且小于5，SE1、RE1均无效，P2维持为0；在采样点4-8，X1小于等于1，RE1有效，SE1无效，P2被置为0；在采样点9-11，X1大于1且小于5，SE1、RE1均无效，P2维持为0；在采样点12-15，X1大于等于5，SE1有效，RE1无效，P2被置为1。显然，在连续的6个采样值中，直到图6的采样点12，才满足限幅累积计数值X1大于等于5的条件，第一置位信号SE1有效，输出脉冲P2由0变1。在表2中的采样点5，X1已经达到了下限幅值0，在采样点6和7，P1*＝0(即P1＝0)，X1也不再进行减计数，X1维持为下限幅值0；在表2中的采样点13，X1已经达到了上限幅值6，在采样点14和15，P1*＝1(即P1＝1)，X1也不再进行加计数，X1维持为上限幅值6。

图6给出的是积累判别式干扰脉冲过滤电路在输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程。积累判别式干扰脉冲过滤电路在输入脉冲P1为1时的抗负脉冲干扰效果，以及输入脉冲P1由1变为0的条件与过程，与输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程相同。设在时钟脉冲CP1的采样点31之前CP1对输入脉冲P1的6个采样值P1*均为1，输出脉冲P2为1，采样点31至采样点45得到的采样值P1*、限幅累积计数值X1和输出脉冲P2见表3。

表3采样点31-45的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表3中采样点的情况，在采样点31-32，X1大于等于5，SE1有效，RE1无效，P2被置为1；在采样点33，X1大于1且小于5，SE1、RE1均无效，P2维持为1；在采样点34-38，X1大于等于5，SE1有效，RE1无效，P2被置为1；在采样点39-41，X1大于1且小于5，SE1、RE1均无效，P2维持为1；在采样点42-45，X1小于等于1，RE1有效，SE1无效，P2被置为0。在表3中的采样点43，X1已经达到了下限幅值0，在采样点44和45，P1*＝0(即此时的P1＝0)，X1也不再进行减计数，X1维持为下限幅值0。

在本N＝6的实施例中，输出脉冲P2与输入脉冲P1之间为同相关系。如果将可逆限幅计数单元的功能改为：P1＝1时，可逆限幅计数单元进行减计数；P1＝0时，可逆限幅计数单元进行加计数，则输出脉冲P2与输入脉冲P1之间为反相关系。或者是在图4中将输出脉冲P2改为从或非门FO1输出，则功能改变为，当SE1有效、RE1无效时，将输出脉冲P2置为0；当SE1无效、RE1有效时，将输出脉冲P2置为1；当SE1和RE1均无效时，输出脉冲P2的状态不变；此时输出脉冲P2与输入脉冲P1之间为反相关系。如果同时进行上述修改，则输出脉冲P2与输入脉冲P1之间为同相关系。

以输出脉冲P2与输入脉冲P1之间为同相关系为例，从表2、表3及电路的工作原理可以得出结论，由于可逆限幅计数单元具有累积效应，当输入脉冲P1的采样值在一段时间之内1的数量多于0的数量时，限幅累积计数值X1会趋向增大，使X1大于等于N-M并将输出脉冲P2置为1；当输入脉冲P1的采样值在一段时间之内0的数量多于1的数量时，限幅累积计数值X1会趋向减小，使X1小于等于M并将输出脉冲P2置为0；该特性使本发明电路的限幅计数单元具有自启动能力，限幅作用及输入脉冲P1采样值P1*中的0，会使限幅计数单元进入正常的限幅计数区间进行限幅加减计数。

由于抗干扰阈值为大于等于0且小于N/2的整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，输出控制单元的输出不会出现逻辑状态不确定的情况。

以输出脉冲P2与输入脉冲P1之间为同相关系为例做进一步的说明。当输入脉冲P1使限幅累积计数值X1小于等于M，输出脉冲P2置为0后，只要限幅累积计数值X1一直小于M，则输出脉冲P2不会变为1；当输入脉冲P1使限幅累积计数值X1大于等于N-M，输出脉冲P2置为1后，只要限幅累积计数值X1一直大于N-M，则输出脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使P1采样值中连续出现大于等于N-M个为1的值，或者是，在连续N-M+2个P1采样值中出现N-M+1个为1的值，等等，则能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使P1采样值中连续出现大于等于N-M个为0的值，或者是，在连续N-M+2个P1采样值中出现N-M+1个为0的值，等等，则能够从P2输出与该P1中负脉冲相对应的负脉冲。当输入脉冲P1由0变为1后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的加计数延迟，才能使限幅累积计数值X1大于等于N-M，将P2置1；当输入脉冲P1由1变为0后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的减计数延迟，才能使限幅累积计数值X1小于等于M，将P2置0。当M取值越小时，输出脉冲P2从0变1及从1变0的条件更加苛刻，电路的抗干扰效果更好，但输出脉冲P2相对于输入脉冲P1的延迟时间越大；反之，当M取值变大时，电路的抗干扰效果变差，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。当限幅累积计数值X1的上限幅值N取值变大时，积累判别式干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但输出脉冲P2相对于输入脉冲P1的延迟时间变大；当N的取值变小时，积累判别式干扰脉冲过滤电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。

采样时钟脉冲的周期和高电平宽度要根据输入脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若输入脉冲P1来自于普通按钮开关的控制输出，由于普通按钮开关的形成的脉冲宽度至少有100ms，普通按钮开关的抖动干扰脉冲宽度小于10ms，因此，可以选择采样时钟脉冲的周期为10ms左右，N在3至7范围内取值。

积累判别式干扰脉冲过滤电路中可逆限幅计数单元、ROM存储器、抗干扰阈值选择单元、输出控制单元、振荡器单元中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。

Claims (8)

1.一种积累判别式干扰脉冲过滤方法，其特征在于：

由输入脉冲的电平状态控制可逆限幅计数单元处于加计数状态还是减计数状态，可逆限幅计数单元的输出为对采样时钟脉冲进行计数的限幅累积计数值；所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数；

由ROM存储器对限幅累积计数值是否大于等于N-M以及限幅累积计数值是否小于等于M进行判别，并产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；所述M为抗干扰阈值，M为大于等于0且小于N/2的整数。

2.根据权利要求1所述的积累判别式干扰脉冲过滤方法，其特征在于：可逆限幅计数单元处于加计数状态且限幅累积计数值大于等于上限幅值N时，可逆限幅计数单元不对采样时钟脉冲进行加计数；可逆限幅计数单元处于减计数状态且限幅累积计数值等于下限幅值0时，可逆限幅计数单元不对采样时钟脉冲进行减计数。

3.根据权利要求2所述的积累判别式干扰脉冲过滤方法，其特征在于：所述抗干扰阈值M为二进制数据；所述ROM存储器的地址输入由限幅累积计数值和抗干扰阈值M二部分组成；ROM存储器产生的控制输出脉冲电平状态的信号为第一置位信号和第二置位信号，由第一置位信号和第二置位信号控制输出脉冲的电平状态；第一置位信号和第二置位信号从ROM存储器的二位数据端分别输出。

4.根据权利要求3所述的积累判别式干扰脉冲过滤方法，其特征在于：设第一置位信号和第二置位信号均高电平有效且分别由ROM存储器的数据输出端D1和D0输出，所述ROM存储器中存储单元内容D1和D0的确定方法是，

①根据存储单元地址中的抗干扰阈值M输入部分确定M；

②根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

③当限幅累积计数值大于等于N-M时，D1＝1，否则，D1＝0；当小于等于M时，D0＝1，否则，D0＝0。

5.根据权利要求3所述的积累判别式干扰脉冲过滤方法，其特征在于：设第一置位信号和第二置位信号均低电平有效且分别由ROM存储器的数据输出端D1和D0输出，所述ROM存储器中存储单元内容D1和D0的确定方法是，

⑴根据存储单元地址中的抗干扰阈值M输入部分确定M；

⑵根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

⑶当限幅累积计数值大于等于N-M时，D1＝0，否则，D1＝1；当小于等于M时，D0＝0，否则，D0＝1。

6.根据权利要求3-5中任一项所述的积累判别式干扰脉冲过滤方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

7.根据权利要求3-5中任一项所述的积累判别式干扰脉冲过滤方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲电平状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

8.根据权利要求1-5中任一项所述的积累判别式干扰脉冲过滤方法，其特征在于：可逆限幅计数单元由具有单时钟输入的可逆计数器和限幅及加减控制电路组成；所述可逆计数器具有加减控制输入端和使能输入端。