CN107800408A - 窄脉冲滤波方法 - Google Patents

Abstract

一种窄脉冲滤波方法，采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值，由输入脉冲采样值的状态分别控制可逆限幅计数单元对采样时钟脉冲进行加计数或者减计数，可逆限幅计数单元的输出为限幅累积计数值；对限幅累积计数值进行译码得到译码输出信号，由译码输出信号依据上限比较阈值和下限比较阈值控制输出脉冲的置1或者置0。所述方法能够自动滤除输入脉冲中的窄干扰脉冲；滤除窄干扰脉冲的效果能够通过改变限幅累积计数值上限幅值的大小，或者是改变上限比较阈值、下限比较阈值的大小进行调节；所述方法能够应用在数字信号电路中需要过滤窄脉冲干扰信号的场合。

Description

窄脉冲滤波方法

技术领域

本发明涉及脉冲电路信号处理领域，尤其是一种窄脉冲滤波方法。

背景技术

在数字信号电路中，经常需要对脉冲信号中的干扰脉冲进行过滤，例如，滤除单个或者连续的窄干扰脉冲，过滤机械开关的抖动脉冲，等等。目前常用的方法的采用滤波电路进行滤波，或者是用MCU采样后进行算法处理。采用滤波电路过滤，当需要过滤的窄脉冲频率较高时，滤波电路存在直流记忆效应，前面的窄脉冲会影响后面窄脉冲的过滤。用MCU采样后进行算法处理时，MCU本身容易受到各种干扰影响，从而对窄脉冲的过滤造成影响。

发明内容

为了解决现有数字脉冲信号处理中对干扰脉冲过滤所存在的问题，本发明提供了一种窄脉冲滤波方法，包括：

采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值；输入脉冲采样值的2种状态分别控制可逆限幅计数单元对采样时钟脉冲进行加计数或者减计数，可逆限幅计数单元的输出为限幅累积计数值；对限幅累积计数值进行译码得到译码输出信号，根据译码输出信号产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数。

可逆限幅计数单元处于加计数状态且限幅累积计数值大于等于上限幅值N时，不对采样时钟脉冲进行加计数；可逆限幅计数单元处于减计数状态且限幅累积计数值等于下限幅值0时，不对采样时钟脉冲进行减计数。

对限幅累积计数值进行译码得到N+1个译码输出信号；所述N+1个译码输出信号由y0、y1、……、yN组成，y0、y1、……、yN中有且仅有一个有效；所述y0、y1、……、yN中的有效信号与限幅累积计数值中的0、1、……、N一一对应，即当限幅累积计数值为i时，译码输出信号yi有效。

根据译码输出信号产生控制输出脉冲状态的信号，方法是，控制输出脉冲状态的信号为第一置位信号和第二置位信号；当yN及与N-XU1(N减去XU1)个与yN相邻的译码输出信号中有一个有效时，则第一置位信号有效，否则第一置位信号无效；当y0及与XD1个与y0相邻的译码输出信号中有一个有效时，则第二置位信号有效，否则第二置位信号无效；所述XU1为抗干扰上限阈值，XD1为抗干扰下限阈值。所述抗干扰上限阈值为大于N/2(N除以2)且小于等于N的整数；所述抗干扰下限阈值为大于等于0且小于N/2的整数。

第一置位信号和第二置位信号控制输出脉冲状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。第一置位信号和第二置位信号控制输出脉冲的置1或者置0的方法或者是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

当可逆限幅计数单元的输出大于N时，N+1个译码输出信号中的yN有效。或者是，当可逆限幅计数单元的输出大于N时，则译码输出信号多于N+1个；当多于N+1个的译码输出信号中是y0、y1、……、yN之外的译码输出信号有效时，则令第一置位信号有效。

可逆限幅计数单元由具有双时钟输入的可逆计数器和限幅及加减控制电路组成。

本发明的有益效果是：所述方法能够自动滤除输入脉冲中的窄干扰脉冲；滤除窄干扰脉冲的效果能够通过改变限幅累积计数值上限幅值的大小，或者是改变上限比较阈值、下限比较阈值的大小进行调节。

附图说明

图1为窄脉冲滤波电路实施例；

图2为N＝6时采样单元和可逆限幅计数单元实施例；

图3为N＝6时译码器单元实施例1；

图4为N＝6时抗干扰阈值选择单元实施例；

图5为N＝6时译码器单元实施例2；

图6为输出控制单元实施例；

图7为振荡器单元实施例；

图8为N＝6时窄脉冲滤波电路抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。所述窄脉冲滤波方法由包括采样单元、可逆限幅计数单元、译码器单元、抗干扰阈值选择单元、输出控制单元、振荡器单元的窄脉冲滤波电路实现。当窄脉冲滤波电路的应用场合有合适的时钟脉冲作为采样时钟脉冲时，振荡器单元可以省略。

如图1所示的窄脉冲滤波电路实施例中，采样单元100的输入为输入脉冲P1和采样时钟脉冲CP1，输出为输入脉冲采样值P1*；可逆限幅计数单元101的输入为输入脉冲采样值P1*和采样时钟脉冲CP1，输出为限幅累积计数值X1，限幅累积计数值X1的上、下限幅值分别为N、0；译码器单元102输入为限幅累积计数值X1，输出为译码输出信号X2；抗干扰阈值选择单元103的输入为译码输出信号X2，输出为第一置位信号SE1和第二置位信号RE1；输出控制单元104的输入为第一置位信号SE1和第二置位信号RE1，输出为窄脉冲滤波电路的输出脉冲P2；振荡器单元105输出采样时钟脉冲CP1。

下面的窄脉冲滤波电路实施例中，N＝6。

图2为N＝6时采样单元和可逆限幅计数单元的实施例。采样单元由D触发器FF1组成。图2中，D触发器FF1的CP触发信号为上升沿有效，采样时刻为采样时钟脉冲的上升沿；在采样时钟脉冲CP1的上升沿，D触发器FF1对输入脉冲P1进行采样，在其同相输出端Q得到输入脉冲采样值P1*并将该次输入脉冲采样值P1*保持到下一次采样时钟脉冲CP1的上升沿，采样得到新的输入脉冲采样值P1*。输入脉冲采样值P1*有高电平和低电平2种状态，即P1*有1和0这2种状态，P1*的两种状态控制可逆限幅计数单元处于加计数状态或者是减计数状态，分别对采样时钟脉冲CP1进行加计数或者减计数。图2中，P1*的高电平、低电平状态分别控制可逆限幅计数单元处于加计数状态、减计数状态。也可以令P1*的高电平、低电平分别控制可逆限幅计数单元处于减计数状态、加计数状态。D触发器也可以在采样时钟脉冲的下降沿对P1进行采样。

图2中，FC1为具有双时钟输入的4位二进制可逆计数器74HC193，为具有双时钟输入的可逆计数器；FC1的清零输入端MR输入0、置位控制输入端PL输入1，FC1工作在可逆计数状态。与非门FA1、FA2、FA3、FA4组成限幅及加减控制电路，FC1和限幅及加减控制电路共同组成可逆限幅计数单元。图2中，P1*的2种状态分别通过与非门FA3、FA4控制FC1进行加计数或者减计数。当P1*＝1时，通过FA4使FC1的减计数脉冲输入端CPD等于1，CP1通过FA3连接至FC1的加计数脉冲输入端CPU。FC1有4位二进制输出Q3、Q2、Q1、Q0，使用其中的低3位Q2、Q1、Q0即可构成上限幅值为6的计数器，Q2、Q1、Q0分别为组成限幅累积计数值X1的x13、x12、x11。计数输出x13、x12、x11在CP1的下降沿加1，即P1*＝1时，可逆限幅计数单元进行加计数。当P1*＝0时，通过FA3使FC1的加计数脉冲输入端CPU等于1，CP1通过FA4连接至FC1的减计数脉冲输入端CPD，FC1的计数输出x13、x12、x11在CP1的下降沿减1，即P1*＝0时，可逆限幅计数单元进行减计数。

图2中，与非门FA1实现加计数限幅控制；当x13、x12同时为1时，与非门FA1输出低电平，与非门FA3被封锁，CP1无法通过，FC1的加计数脉冲输入端CPU无计数脉冲输入，在P1*＝1时，FC1在采样时钟脉冲CP1的下降沿维持输出状态不变，可逆限幅计数单元处于上限值限幅状态，不进行加计数；x13、x12同时为1包括2种情况，x13、x12、x11为1、1、0时，可逆限幅计数单元的输出等于上限幅值6；x13、x12、x11为1、1、1时，可逆限幅计数单元的输出等于7，处于超限状态，该情况只有在系统启动时的初始状态有可能出现，可逆限幅计数单元经减计数进入正常限幅计数区间后，输出的超限状态不会再出现。与非门FA2实现减计数限幅控制；当FC1的计数输出x13、x12、x11同时为0时，与非门FA2输出低电平，与非门FA4被封锁，CP1无法通过，FC1的减计数输入端CPD无计数脉冲输入；在P1*＝0时，FC1在采样时钟脉冲CP1的下降沿维持输出状态不变，可逆限幅计数单元处于下限值限幅状态，不进行减计数。

N为其他数值时，可以增减图2中进行计数限幅控制的与非门数量，以及增减各与非门的输入信号数量来实现。可逆限幅计数单元的功能也可以采用其他器件或者是电路来实现，例如，采用74HC192替换74HC193，或者是采用触发器结合门电路组成同步可逆计数器。

译码器单元的功能是，对限幅累积计数值进行译码得到N+1个译码输出信号；N+1个译码输出信号由y0、y1、……、yN组成，y0、y1、……、yN中有且仅有一个有效；y0、y1、……、yN中的有效信号与限幅累积计数值中的0、1、……、N一一对应，即当限幅累积计数值为i时，译码输出信号yi有效。

图3为N＝6时译码器单元实施例1，FD1为3线—8线译码器74HC138。限幅累积计数值X1的3位二进制输出x13、x12、x11分别连接至FD1的3位地址输入端A2、A1、A0，FD1的3个使能输入端E3分别输入0、0、1，FD1工作在译码状态。7个译码输出信号X2从FD1的译码输出端输出，FD1的译码输出端 分别输出信号y0、y1、y2、y3、y4、y5、y6。全部为低电平有效的y0、y1、y2、y3、y4、y5、y6组成译码输出信号X2，y0、y1、y2、y3、y4、y5、y6分别与限幅累积计数值X1的0、1、2、3、4、5、6一一对应。N＝6时，限幅累积计数值X1的超限输出状态只有X1＝7，与FD1的译码输出端输出的信号y7对应。译码器单元的功能可以采用1片或者多片译码器芯片，或者是门电路组成的组合逻辑电路实现。

抗干扰阈值选择单元的功能是，当yN及与N-XU1个与yN相邻的译码输出信号中有一个有效时，则令第一置位信号有效；当y0及与XD1个与y0相邻的译码输出信号中有一个有效时，则令第二置位信号有效。图4为N＝6时抗干扰阈值选择单元实施例，由与非门FA5、FA6，电阻R91、R92、R93、R94，抗干扰上限阈值选择开关KS5、KS4，抗干扰下限阈值选择开关KR1、KR2组成；+VCC为供电电源；抗干扰上限阈值XU1的取值范围为4、5、6，抗干扰下限阈值XD1的取值范围为0、1、2。图4中抗干扰上限阈值XU1由选择开关KS5、KS4进行选择，当KS5、KS4全部断开时，只有限幅累积计数值X1等于6时，y6有效，第一置位信号SE1才有效，此时抗干扰上限阈值XU1等于6；当KS5闭合、KS4断开时，只要限幅累积计数值X1大于等于5，即y6及与y6相邻的1个译码输出信号y5之中的任何1个有效，则第一置位信号SE1有效，此时抗干扰上限阈值XU1等于5；当KS5、KS4都闭合时，只要限幅累积计数值X1大于等于4，即y6及与y6相邻的2个译码输出信号y5、y4之中的任何1个有效，则第一置位信号SE1有效，此时抗干扰上限阈值XU1等于4。图4中抗干扰下限阈值XD1由选择开关KR1、KR2进行选择，当KR1、KR2全部断开时，只有限幅累积计数值X1等于0时，y0有效，第二置位信号RE1才有效，此时抗干扰下限阈值XD1等于0；当KR1闭合、KR2断开时，只要限幅累积计数值X1小于等于1，即y0及与y0相邻的1个译码输出信号y1之中的任何1个有效，则第二置位信号RE1有效，此时抗干扰下限阈值等于1；当KR1、KR2都闭合时，只要限幅累积计数值X1大于等于4，即y0及与y0相邻的2个译码输出信号y1、y2之中的任何1个有效，则第二置位信号RE1有效，此时抗干扰下限阈值XD1等于2。当初始的限幅累积计数值X1大于N，处于超限状态时，译码器单元将输出与超限的限幅累积计数值X1相应的状态，即X1＝7时，译码器单元输出的信号y7有效；图4中，y7是可逆限幅计数单元的输出大于N时，译码输出信号中的多于N+1个的信号。y7与y6一样，被直接连接至与非门FA5的输入端，因此，当y7有效时，与y6有效的作用一样，将令第一置位信号SE1为有效。

图4中，第一置位信号SE1、第二置位信号RE1高电平有效；与非门FA5、FA6改成与门，第一置位信号SE1、第二置位信号RE1变成低电平有效。选择yN及与N-XU1个与yN相邻的译码输出信号中有一个有效，则令第一置位信号有效，以及选择y0及与XD1个与y0相邻的译码输出信号中有一个有效，则令第二置位信号有效均为或逻辑；在本实施例中，译码器单元的输出为低电平有效，抗干扰阈值选择单元采用与逻辑门来实现上述或逻辑功能。当译码器单元的输出为高电平有效时，抗干扰阈值选择单元可以采用或门、或非门实现上述或逻辑功能。

图5为N＝6时译码器单元实施例2，FD2为3线—8线译码器74HC138，FA7为与门。限幅累积计数值X1的3位二进制输出x13、x12、x11分别连接至FD2的3位地址输入端A2、A1、A0，FD2的3个使能输入端E3分别输入0、0、1，X2有7个译码输出信号，其中的y0、y1、y2、y3、y4、y5分别直接从FD2的译码输出端 输出，y6从与门FA7的输出端输出，与门FA7的2个输入端分别连接至FD2的输出端；当限幅累积计数值X1等于N，即等于6时，以及限幅累积计数值X1大于N，即等于7时，均为yN，即y6有效。如果将译码器单元实施例2的输出作为图4抗干扰阈值选择单元的信号输入时，没有y7信号，此时图5中FA5需要改为3输入的与非门，其中的y7输入信号及y7输入端取消。

图6为输出控制单元实施例，输出控制单元的功能由RS触发器来实现。图6中，或非门FO1、FO2组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效；第一置位信号SE1为RS触发器的置位信号，第二置位信号RE1为RS触发器的复位信号；输出脉冲P2从RS触发器的同相输出端输出。当SE1有效、RE1无效时，将从FO2输出的输出脉冲P2置为1；SE1无效、RE1有效时，将输出脉冲P2置为0；当SE1和RE1均无效时，输出脉冲P2的状态不变。输出脉冲P2也可以从反相输出端，即或非门FO1输出端输出。输出控制单元也可以采用其他形式的RS触发器。

图7为振荡器单元实施例。图7中，CMOS非门FN1和FN2、电阻R97、电容C97组成多谐振荡器，采样时钟脉冲CP1从FN2输出端输出。CP1的频率通过调整电阻R97、电容C97的值来改变。振荡器单元还可以采用其他类型的多谐振荡器。

设上述N＝6的窄脉冲滤波电路实施例中，抗干扰上限阈值XU1取值为5，抗干扰下限阈值XD1取值为0；即当限幅累积计数值X1大于等于5时，输出SE1为高电平，将输出脉冲P2置为1；当限幅累积计数值X1小于等于0时，输出RE1为高电平，将输出脉冲P2置为0。

图8为N＝6时窄脉冲滤波电路抗干扰效果示意图。图8中给出了与15个采样时钟脉冲CP1对应的按键脉冲P1，对按键脉冲P1的采样值P1*，由P1*控制得到的FC1加计数脉冲CPU和减计数脉冲CPD，FC1计数得到的限幅累积计数值X1，以及相应的输出脉冲P2。限幅累积计数值X1及输出脉冲P2的改变滞后于采样值P1*的改变，在P1*的每个采样点后，准确地说，是在每个CP1上升沿采样得到P1*，在采样得到P1*之后的CP1下降沿，限幅累积计数值X1及相应的输出脉冲P2才改变，比采样得到P1*的时间滞后一个CP1的高电平宽度时间。后面的分析中，对该滞后时间不再特别提及与说明。

加计数脉冲CPU在P1*等于1且X1小于上限限幅值6时，为CP1的反相状态，否则为高电平；减计数脉冲CPD在P1*等于0且X1大于下限限幅值0时，为CP1的反相状态，否则为高电平。由于P1*是受CP1上升沿控制触发产生，在P1*由高电平变为低电平时，加计数脉冲CPU有可能产生尖锋输出；在P1*由低电平变为高电平时，减计数脉冲CPD有可能产生尖锋输出；输出CPU、CPD信号的器件的输出电容和电路板上分布电容通常会滤除该尖锋输出，也可以人为地在CPU、CPD信号处并联小电容滤除该尖锋输出。将采样单元的D触发器FF1改成下降沿触发，在每个CP1下降沿采样得到P1*，FC1在CP1下降沿，受上一次CP1下降沿采样得到的P1*控制计数得到的限幅累积计数值X1，以及相应的输出脉冲P2，即限幅累积计数值X1及相应的输出脉冲P2改变，比采样得到P1*的时间滞后一个CP1的周期时间，滞后时间延长，但此时能够避免在加计数脉冲CPU、减计数脉冲CPD上产生尖锋输出。不直接用P1信号，而是用采样单元输出的采样值P1*去控制图2中的FA3、FA4，是为了避免CP1高电平期间因P1的变化产生错误的CPU或者CPD信号，造成限幅累积计数值X1的错误计数。

设在图8中CP1的采样点1之前CP1对输入脉冲P1的6个采样值P1*均为0，输出脉冲P2为0。图8中，输入脉冲P1在CP1的采样点2前至采样点3后出现了正脉冲干扰，导致X1在采样点2、采样点3采样得到P1*的干扰值1；输入脉冲P1在CP1的采样点4至采样点5之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响采样结果P1*，即采样过程自动滤除了该正窄脉冲干扰。输入脉冲P1在CP1的采样点6之后开始从0变1，从0变1过程中出现了2次边沿抖动，其中的第2个正窄脉冲抖动干扰被采样过程自动滤除，采样点7、采样点8的采样值分别为1、0。图8中，在时钟脉冲CP1的采样点1至采样点15得到的采样值P1*、输出脉冲P2和限幅累积计数值X1见表1。

表1采样点1-15的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表1中采样点的情况，在采样点1，X1小于等于XD1，RE1有效，SE1无效，P2置为0；在采样点2-4，X1大于XD1且小于XU1，SE1、RE1均无效，P2维持为0；在采样点5-6，X1小于等于XD1，RE1有效，SE1无效，P2置为0；在采样点7，X1大于XD1且小于XU1，SE1、RE1均无效，P2维持为0；在采样点8，X1小于等于XD1，RE1有效，SE1无效，P2置为0；在采样点9-12，X1大于XD1且小于XU1，SE1、RE1均无效，P2维持为0；在采样点13-15，X1大于等于XU1，SE1有效，RE1无效，P2置为1。N＝6时，可逆限幅计数单元的计数区间为0-N；在表1中的采样点5，X1已经达到了下限幅值0，CPD维持为高电平，在采样点6，P1*＝0，X1也不再进行减计数，X1维持为下限幅值0；在采样点14，X1已经达到了上限幅值6，CPU维持为高电平，在采样点15，P1*＝1，X1也不再进行加计数，X1维持为上限幅值6。

图8给出的是窄脉冲滤波电路在输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程。窄脉冲滤波电路在输入脉冲P1为1时的抗负脉冲干扰效果，以及输入脉冲P1由1变为0的条件与过程，与输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程相同。

设在时钟脉冲CP1的采样点31之前CP1对输入脉冲P1的6个采样值P1*均为1，输出脉冲P2为1。采样点31至采样点45得到的采样值P1*、限幅累积计数值X1和输出脉冲P2见表2。

表2采样点31-45的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表2中采样点的情况，在采样点31-32，X1大于等于XU1，SE1有效，RE1无效，P2置为1；在采样点33，X1大于XD1且小于XU1，SE1、RE1均无效，P2维持为1；在采样点34，X1大于等于XU1，SE1有效，RE1无效，P2置为1；在采样点35-42，X1大于XD1且小于XU1，SE1、RE1均无效，P2维持为1；由于在采样点31-42之间，采样值P1*处于0多1少的状态，可逆限幅计数单元累积计数的结果是限幅累积计数值X1趋向于减小，到采样点43，X1小于等于XD1，RE1有效，SE1无效，P2置为0；在采样点44-45，X1小于等于XD1，RE1有效，SE1无效，P2置为0。在表2中的采样点43，X1已经达到了下限幅值0，在采样点44-45，P1*＝0，X1也不再进行减计数，X1维持为下限幅值0。

在本N＝6的实施例中，输出脉冲P2与输入脉冲P1之间为同相关系。如果将可逆限幅计数单元的功能改为：P1＝1时，可逆限幅计数单元进行减计数；P1＝0时，可逆限幅计数单元进行加计数，则输出脉冲P2与输入脉冲P1之间为反相关系。或者是在图6中将输出脉冲P2改为从或非门FO1输出，则功能改变为，当SE1有效、RE1无效时，将输出脉冲P2置为0；当SE1无效、RE1有效时，将输出脉冲P2置为1；当SE1和RE1均无效时，输出脉冲P2的状态不变；此时输出脉冲P2与输入脉冲P1之间为反相关系。如果同时进行上述修改，则输出脉冲P2与输入脉冲P1之间为同相关系。

以输出脉冲P2与输入脉冲P1之间为同相关系为例，从表1、表2及电路的工作原理可以得出结论，由于可逆限幅计数单元具有累积效应，当输入脉冲P1的采样值在一段时间之内1的数量多于0的数量时，限幅累积计数值X1会趋向增大，使X1大于等于抗干扰上限阈值XU1并将输出脉冲P2置为1；当输入脉冲P1的采样值在一段时间之内0的数量多于1的数量时，限幅累积计数值X1会趋向减小，使X1小于等于抗干扰下限阈值XD1并将输出脉冲P2置为0；该特性使本发明电路的限幅计数单元具有自启动能力，限幅作用及输入脉冲P1采样值P1*中的0，会使限幅计数单元进入正常的限幅计数区间进行限幅加减计数。

由于抗干扰上限阈值XU1为大于N/2且小于等于N的整数，抗干扰下限阈值XD1为大于等于0且小于N/2的整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，输出控制单元的输出不会出现逻辑状态不确定的情况。

以输出脉冲P2与输入脉冲P1之间为同相关系为例做进一步的说明。当输入脉冲P1使限幅累积计数值X1小于等于抗干扰下限阈值XD1，输出脉冲P2置为0后，只要限幅累积计数值X1一直小于抗干扰上限阈值XU1，则输出脉冲P2不会变为1；当输入脉冲P1使限幅累积计数值X1大于等于抗干扰上限阈值XU1，输出脉冲P2置为1后，只要限幅累积计数值X1一直大于抗干扰下限阈值XD1，则输出脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使P1采样值中连续出现大于等于XU1个为1的值，或者是，在连续XU1+2个P1采样值中出现XU1+1个为1的值，等等，则能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使P1采样值中连续出现大于等于N-XD1个为0的值，或者是，在连续N-XD1+2个P1采样值中出现N-XD1+1个为0的值，等等，则能够从P2输出与该P1中负脉冲相对应的负脉冲。当输入脉冲P1由0变为1后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的加计数延迟，才能使限幅累积计数值X1大于等于抗干扰上限阈值XU1，将P2置1；当输入脉冲P1由1变为0后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的减计数延迟，才能使限幅累积计数值X1小于等于抗干扰下限阈值XD1，将P2置0。当抗干扰上限阈值XU1的取值越大时，输出脉冲P2从0变1的条件更加苛刻，电路的低电平抗正脉冲干扰效果更好；当抗干扰下限阈值XD1的取值越小时，输出脉冲P2从1变0的条件更加苛刻，电路的高电平抗负脉冲干扰效果更好。当N的取值变大时，窄脉冲滤波电路将输出脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但输出脉冲P2相对于输入脉冲P1的延迟时间变大；当N的取值变小时，窄脉冲滤波电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。

采样时钟脉冲的周期和高电平宽度要根据输入脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若输入脉冲P1来自于普通按钮开关的控制输出，由于普通按钮开关的形成的脉冲宽度至少有100ms，普通按钮开关的抖动干扰脉冲宽度小于10ms，因此，可以选择采样时钟脉冲的周期为10ms左右，N在3至7范围内取值。

窄脉冲滤波电路中可逆限幅计数单元、抗干扰阈值选择单元、译码器单元、输出控制单元、振荡器单元中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。

Claims (9)

1.一种窄脉冲滤波方法，其特征在于：

采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值；可逆限幅计数单元受输入脉冲采样值电平状态的控制处于加计数状态或者是减计数状态；可逆限幅计数单元的输出为限幅累积计数值；对限幅累积计数值进行译码得到译码输出信号，根据译码输出信号产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；

所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数。

2.根据权利要求1所述的窄脉冲滤波方法，其特征在于：对限幅累积计数值进行译码得到N+1个译码输出信号；所述N+1个译码输出信号由y0、y1、……、yN组成，y0、y1、……、yN中有且仅有一个有效；所述y0、y1、……、yN中的有效信号与限幅累积计数值中的0、1、……、N一一对应。

3.根据权利要求2所述的窄脉冲滤波方法，其特征在于：根据译码输出信号产生控制输出脉冲状态的信号，方法是，控制输出脉冲状态的信号为第一置位信号和第二置位信号；当yN及与N-XU1个与yN相邻的译码输出信号中有一个有效时，则第一置位信号有效，，否则第一置位信号无效；当y0及与XD1个与y0相邻的译码输出信号中有一个有效时，则第二置位信号有效，否则第二置位信号无效；所述XU1为抗干扰上限阈值，XD1为抗干扰下限阈值。

4.根据权利要求3所述的窄脉冲滤波方法，其特征在于：所述抗干扰上限阈值为大于N/2且小于等于N的整数；所述抗干扰下限阈值为大于等于0且小于N/2的整数。

5.根据权利要求4所述的窄脉冲滤波方法，其特征在于：第一置位信号和第二置位信号控制输出脉冲状态的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为1；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为0；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

6.根据权利要求4所述的窄脉冲滤波方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲的置1或者置0的方法是，输入的第一置位信号有效且第二置位信号无效时，将输出脉冲置为0；输入的第一置位信号无效且第二置位信号有效时，将输出脉冲置为1；输入的第一置位信号和第二置位信号均无效时，输出脉冲状态不变。

7.根据权利要求2-6中任一项所述的窄脉冲滤波方法，其特征在于：当可逆限幅计数单元的输出大于N时，N+1个译码输出信号中的yN有效。

8.根据权利要求3-6中任一项所述的窄脉冲滤波方法，其特征在于：当可逆限幅计数单元的输出大于N时，则译码输出信号多于N+1个；当多于N+1个的译码输出信号中是y0、y1、……、yN之外的译码输出信号有效时，则令第一置位信号有效。

9.根据权利要求1-6中任一项所述的窄脉冲滤波方法，其特征在于：可逆限幅计数单元由具有双时钟输入的可逆计数器和限幅及加减控制电路组成。