CN107947785A - 采样式干扰脉冲滤波方法 - Google Patents

Abstract

一种采样式干扰脉冲滤波方法，采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值，由加计数限幅控制信号、减计数限幅控制信号和输入脉冲采样值的2种状态分别控制可控可逆计数器对采样时钟脉冲进行加计数或者减计数，可控可逆计数器的输出为限幅累积计数值；由ROM存储器依据限幅累积计数值和抗干扰阈值进行判别，并发出控制信号控制输出脉冲状态。所述方法能够自动滤除输入脉冲信号中的窄干扰脉冲，滤除窄干扰脉冲的效果能够通过改变限幅累积计数值的上限幅值大小，或者是改变抗干扰阈值的大小进行调节。

Description

采样式干扰脉冲滤波方法

技术领域

本发明涉及脉冲电路信号处理领域，尤其是一种采样式干扰脉冲滤波方法。

背景技术

在数字信号电路中，经常需要对脉冲信号中的干扰脉冲进行过滤，例如，滤除单个或者连续的窄干扰脉冲，过滤机械开关的抖动脉冲，等等。目前常用的方法的采用滤波电路进行滤波，或者是用MCU采样后进行算法处理。采用滤波电路过滤，当需要过滤的窄脉冲频率较高时，滤波电路存在直流记忆效应，前面的窄脉冲会影响后面窄脉冲的过滤。用MCU采样后进行算法处理时，除占用MCU的处理时间外，MCU本身也容易受到各种干扰影响，从而对窄脉冲的过滤造成影响。

发明内容

为了解决现有数粒信号所存在的问题，本发明提供了一种采样式干扰脉冲滤波方法，包括：

采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值；由输入脉冲采样值的电平状态以及加计数限幅控制信号、减计数限幅控制信号控制可控可逆计数器处于加计数状态，或者处于减计数状态，或者处于限幅保持状态；可控可逆计数器的输出为对采样时钟脉冲进行计数的限幅累积计数值；由ROM存储器对限幅累积计数值是否大于等于N-M(N减去M)以及限幅累积计数值是否小于等于M进行判别，并产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数；所述M为抗干扰阈值，M为大于等于0且小于N/2(N除以2)的整数。

当输入脉冲的电平状态为加计数控制状态且加计数限幅控制信号无效时，可控可逆计数器处于加计数状态；当输入脉冲的电平状态为减计数控制状态且减计数限幅控制信号无效时，可控可逆计数器处于减计数状态；否则可控可逆计数器处于限幅保持状态。

由ROM存储器依据限幅累积计数值是否达到或者超过下限幅值来产生减计数限幅控制信号，当限幅累积计数值等于0时，ROM存储器输出的减计数限幅控制信号有效；由ROM存储器依据限幅累积计数值是否达到或者超过上限幅值来产生加计数限幅控制信号，当限幅累积计数值大于等于N时，ROM存储器输出的加计数限幅控制信号有效。

所述抗干扰阈值M为二进制数据；所述ROM存储器的地址输入由限幅累积计数值和抗干扰阈值M二部分组成，四位数据输出分别为第一置位信号、第二置位信号、加计数限幅控制信号和减计数限幅控制信号；ROM存储器产生的控制输出脉冲电平状态的信号为第一置位信号和第二置位信号。

设第一置位信号和第二置位信号均高电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

①根据存储单元地址中的抗干扰阈值M输入部分确定M；

②根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

③当限幅累积计数值大于等于N-M时，D1＝1，否则，D1＝0；当小于等于M时，D0＝1，否则，D0＝0。

设第一置位信号和第二置位信号均低电平有效且分别由ROM存储器的数据输出端D1和D0输出，则所述ROM存储器中存储单元内容D1和D0的确定方法是，

⑴根据存储单元地址中的抗干扰阈值M输入部分确定M；

⑵根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

⑶当限幅累积计数值大于等于N-M时，D1＝0，否则，D1＝1；当小于等于M时，D0＝0，否则，D0＝1。

由第一置位信号和第二置位信号控制输出脉冲的状态，方法是，第一置位信号为RS触发器的置位信号，第二置位信号为RS触发器的复位信号；输出脉冲从RS触发器的同相输出端或者反相输出端输出。

可控可逆计数器由具有双时钟输入的可逆计数器和限幅及加减控制电路组成。

本发明的有益效果是：能够自动滤除输入脉冲信号中的窄干扰脉冲，滤除窄干扰脉冲的效果能够通过不限幅累积计数值的上限幅值的大小，或者是改变抗干扰阈值的大小进行调节。

附图说明

图1为采样式干扰脉冲滤波电路实施例；

图2为N＝6时采样保持器和可控可逆计数器实施例；

图3为N＝6时抗干扰阈值选择器和ROM存储器实施例；

图4为RS触发器实施例；

图5为振荡器实施例；

图6为N＝6时采样式干扰脉冲滤波方法抗干扰效果示意图。

具体实施方式

以下结合附图对本发明作进一步说明。采样式干扰脉冲滤波方法由包括采样保持器、可控可逆计数器、ROM存储器、抗干扰阈值选择器、RS触发器、振荡器的采样式干扰脉冲滤波电路实现。

如图1所示为采样式干扰脉冲滤波电路实施例，由采样保持器100、可控可逆计数器101、ROM存储器102、抗干扰阈值选择器103、RS触发器104、振荡器105组成。采样保持器100的输入为输入脉冲P1和采样时钟脉冲CLK，输出为输入脉冲采样值P1*；可控可逆计数器101的输入为输入脉冲采样值P1*、采样时钟脉冲CLK、加计数限幅控制信号KU和减计数限幅控制信号KD，输出为限幅累积计数值X1，限幅累积计数值X1的上、下限幅值分别为N、0；抗干扰阈值选择器103输出抗干扰阈值M；ROM存储器102的输入为限幅累积计数值X1和抗干扰阈值M，输出为第一置位信号SE1、第二置位信号RE1、加计数限幅控制信号KU和减计数限幅控制信号KD；RS触发器104的输入为第一置位信号SE1和第二置位信号RE1，输出为采样式干扰脉冲滤波电路的输出脉冲P2；振荡器105输出采样时钟脉冲CLK。

下面的采样式干扰脉冲滤波电路实施例中，N＝6。

图2为N＝6时采样保持器和可控可逆计数器的实施例。采样保持器由D触发器FF1组成。图2中，D触发器FF1的CP触发信号为上升沿有效，采样时刻为采样时钟脉冲的上升沿；在采样时钟脉冲CP1的上升沿，D触发器FF1对输入脉冲P1进行采样，在其同相输出端Q得到输入脉冲采样值P1*并将该次输入脉冲采样值P1*保持到下一次采样时钟脉冲CP1的上升沿，采样得到新的输入脉冲采样值P1*。采样保持器也可以在采样时钟脉冲CP1的下降沿对输入脉冲P1进行采样。输入脉冲采样值P1*有高电平和低电平2种状态，即P1*有1和0这2种状态，P1*的两种状态控制可控可逆计数器分别处于加计数状态或者是减计数状态，对采样时钟脉冲CLK进行加计数或者减计数。图2中，P1*的高电平、低电平状态分别控制可控可逆计数器处于加计数状态、减计数状态。也可以令P1*的高电平、低电平分别控制可控可逆计数器处于减计数状态、加计数状态。

图2中，FC1为4位二进制可逆计数器74HC193，为具有双时钟输入的可逆计数器；FC1的清零输入端MR输入0、置位控制输入端PL输入1，FC1工作在可逆计数状态。与非门FA1、FA2组成限幅及加减控制电路，FC1和限幅及加减控制电路共同组成可控可逆计数器。

图2中，与非门FA1实现加计数限幅控制；当P1*＝1且加计数限幅控制信号KU为0时，处于加计数限幅保持状态，与非门FA1被封锁，CLK无法通过，FC1的加计数脉冲输入端CPU无计数脉冲输入且维持为高电平，FC1在采样时钟脉冲CLK的下降沿维持输出状态不变，可控可逆计数器处于上限值限幅状态，不进行加计数。与非门FA2实现减计数限幅控制；当P1*＝0且减计数限幅控制信号KD为0时，处于减计数限幅保持状态，与非门FA2被封锁，CLK无法通过，FC1的减计数输入端CPD无计数脉冲输入且维持为高电平，FC1在采样时钟脉冲CLK的下降沿维持输出状态不变，可控可逆计数器处于下限值限幅状态，不进行减计数。

图2中，P1*的2种状态分别通过与非门FA1、FA2控制FC1进行加计数或者减计数。当KU为1且P1*＝1时，可控可逆计数器处于加计数状态，通过FA2使FC1的减计数脉冲输入端CPD等于1，CLK通过FA1连接至FC1的加计数脉冲输入端CPU。FC1有4位二进制输出Q3、Q2、Q1、Q0，使用其中的低3位Q2、Q1、Q0即可构成上限幅值为6的计数器，Q2、Q1、Q0分别为组成限幅累积计数值X1的x13、x12、x11。计数输出x13、x12、x11在CLK的下降沿加1，即P1*＝1时，可控可逆计数器进行加计数。当KD为1且P1*＝0时，可控可逆计数器处于减计数状态，通过FA1使FC1的加计数脉冲输入端CPU等于1，CLK通过FA2连接至FC1的减计数脉冲输入端CPD，FC1的计数输出x13、x12、x11在CLK的下降沿减1，即P1*＝0时，可控可逆计数器进行减计数。

可控可逆计数器的功能也可以采用其他器件或者是电路来实现，例如，采用74HC192替换74HC193，或者是采用触发器结合门电路组成同步可逆计数器来实现。

图3为N＝6时抗干扰阈值选择器和ROM存储器实施例。抗干扰阈值选择器由电阻R91、R90和阈值选择开关K91、K90组成；+VCC为供电电源，GND为公共地。图3中，抗干扰阈值选择器输出的抗干扰阈值M由y11、y10组成；由于抗干扰阈值M为小于N/2的非负整数，N＝6时，M在0、1、2之中取值，即y11、y10的取值只能是0、0，或者是0、1，或者是1，0，通过阈值选择开关K91、K90进行选择设置。抗干扰阈值选择器可以由多位二进制拨码开关，或者是BCD拨码开关，或者是多个普通开关加上拉电阻，或者是控制0、1输出的多个上拉电阻及电路短接点，以及其他能够输出多位二进制设定值的电路组成。

图3中，ROM器件FR1组成ROM存储器。ROM存储器的功能是，ROM存储器的功能是，地址输入由限幅累积计数值和抗干扰阈值M二部分组成；当输入的限幅累积计数值大于等于N-M时，输出的第一置位信号有效；当输入的限幅累积计数值小于等于M时，输出的第二置位信号有效；当输入的限幅累积计数值大于等于上限幅值时，输出的加计数限幅控制信号有效；当输入的限幅累积计数值等于下限幅值时，输出的减计数限幅控制信号有效。具体方法是，将抗干扰阈值M和限幅累积计数值X1作为地址信号输入，第一置位信号SE1和第二置位信号RE1作为数据输出；ROM存储器根据当前输入的抗干扰阈值M，以及限幅累积计数值X1的大小，确定输出的第一置位信号SE1和第二置位信号RE1分别是否有效；根据限幅累积计数值X1的大小，确定加计数限幅控制信号KU和减计数限幅控制信号KD分别是否有效。

N＝6时，要求FR1有5位地址输入，即图3中FR1的地址输入端A4-A0；要求FR1有4位数据输出端，即图3中FR1的数据输出端D3、D2、D1、D0。设FR1的地址输入端A2、A1、A0分别输入限幅累积计数值X1的x13、x12、x11，地址输入端A4、A3分别输入抗干扰阈值M的y11、y10，FR1的数据输出端D3、D2、D1、D0分别为加计数限幅控制信号KU、减计数限幅控制信号KD、第一置位信号SE1和第二置位信号RE1，则FR1中各地址单元的内容见表1。

表1中，N＝6，D1、D0输出的第一置位信号SE1和第二置位信号RE1均为高电平有效。以ROM存储器中存储单元01010为例，存储单元地址中的抗干扰阈值M部分为01，故M的数值是1；存储单元地址中的限幅累积计数值部分为010，故限幅累积计数值X1为2；由于限幅累积计数值X1不满足大于等于N-M的条件，因此D1＝0；由于限幅累积计数值X1不满足小于等于M的条件，因此D0＝0。再以ROM存储器中存储单元10101为例，M的数值是2，限幅累积计数值X1等于5；由于限幅累积计数值X1满足大于等于N-M的条件，因此D1＝1；由于限幅累积计数值X1不满足小于等于M的条件，因此D0＝0。

当抗干扰阈值M为0时，地址A4、A3输入的y11、y10为0、0，此时，当限幅累积计数值X1小于等于0时，输出RE1为高电平，否则RE1为低电平，表1中，只有地址A4-A0为00000时才满足此条件；当限幅累积计数值X1大于等于6时，输出SE1为高电平，否则SE1为低电平，表1中，地址A4-A0为00110时满足此条件；此外，当限幅累积计数值X1输出超限，即X1等于7时，亦输出SE1为高电平。

当抗干扰阈值M为1时，地址A4、A3输入的y11、y10为0、1，此时，包括X1的超限状态，当限幅累积计数值X1大于等于5时，输出SE1为高电平，否则SE1为低电平；表1中，地址A4-A0为01101、01110、01111时满足此条件；当限幅累积计数值X1小于等于1时，输出RE1为高电平，否则RE1为低电平，表1中，地址A4-A0为010000、01001时满足此条件。

当抗干扰阈值M为2时，地址A4、A3输入的y11、y10为1、0，此时，当限幅累积计数值X1大于等于4时，输出SE1为高电平，否则SE1为低电平，表1中，地址A4-A0中共有10100、10101、10110、10111等4个输入满足此条件；当限幅累积计数值X1小于等于2时，输出RE1为高电平，否则RE1为低电平，表1中，地址A4-A0中共有10000、10001、10010等3个输入满足此条件。

表1N＝6时ROM存储器存储单元内容

正常情况下，M只在0、1、2之中取值。为避免在设置M时误将M设置为3时，即将抗干扰阈值选择器中的阈值选择开关K91、K90全部断开时，系统出现不可预知的情况，在确定ROM存储器中存储单元内容时，可以将M被误设置为3的情况当成M为0，或者为1，或者为2中的一种进行确定。例如，M被误设置为3时，将其作为M＝2的情况进行处理；以ROM存储器中存储单元11010为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值误设为3，取M＝2；存储单元地址中的限幅累积计数值部分为地址的低2位，X1为2；由于限幅累积计数值X1不满足大于等于N-M的条件，因此D1＝0；由于满足限幅累积计数值X1小于等于M的条件，因此D0＝1。当考虑M的误设置情况，ROM存储器的高2位包括00、01、10、11种情况时，共使用了ROM存储器中的32个存储单元，即包括了5位二进制地址输入所对应的所有单元。

将表1中各存储单元存储的D1、D0内容反相，即0变1、1变0时，输出的第一置位信号SE1和第二置位信号RE1均为低电平有效。

ROM输出的D3为加计数限幅控制信号KU，实施例的KU高电平有效，当限幅累积计数值X1大于等于N，实施例中X1大于等于6时，相应储存单元的内容为1，否则为0；ROM输出的D2为减计数限幅控制信号KD，KD高电平有效，当限幅累积计数值X1等于0时，相应储存单元的内容为1，否则为0。当KU、KD低电平有效时，只需将相应D3、D2各存储单元存储的内容反相即可。

抗干扰阈值M的各二进制位和限幅累积计数值的各二进制位与ROM存储器的二进制地址各位之间的对应关系可以采用任意的一一对应关系。以N＝6的实施例为例，可以将M的y11、y10与地址输入端A1、A0分别对应，X1的x13、x12、x11与地址输入端A4、A3、A2分别一一对应；或者是将M的y11、y10与地址输入端A1、A0分别对应，X1的x11、x12、x13与地址输入端A4、A3、A2分别一一对应；或者是将y11、x11、x12、y10、x13与地址输入端A4、A3、A2、A1、A0分别一一对应，等等。只是此时仍然需要根据输入的二进制顺序y11、y10来确定M的值，根据输入的二进制顺序x13、x12、x11来确定X1的值，再根据M、X1确定相应存储单元的内容。

图4为RS触发器实施例。图4中，或非门FO1、FO2组成RS触发器，第一置位信号SE1和第二置位信号RE1均高电平有效。当SE1有效、RE1无效时，将从同相输出端FO2输出的输出脉冲P2置为1；SE1无效、RE1有效时，将输出脉冲P2置为0；当SE1和RE1均无效时，输出脉冲P2的状态不变。输出脉冲P2也可以从反相输出端，即或非门FO1输出端输出。RS触发器也可以采用其他形式的RS触发器。

从表1可以看出，由于抗干扰阈值M为小于N/2的非负整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，RS触发器的输出不会出现逻辑状态不确定的情况。

图5为振荡器实施例。图5中，CMOS非门FN1和FN2、电阻R92、电容C92组成多谐振荡器，采样时钟脉冲CLK从FN2输出端输出，CLK的频率通过调整电阻R92、电容C92的值来改变。振荡器还可以采用其他类型的多谐振荡器。

图6为N＝6时采样式干扰脉冲滤波方法抗干扰效果示意图。设抗干扰阈值M选择1，当限幅累积计数值X1大于等于5时，SE1有效，将输出脉冲P2置为1；当限幅累积计数值X1小于等于1时，RE1有效，将输出脉冲P2置为0；当限幅累积计数值X1大于1且小于5时，SE1和RE1均无效，输出脉冲P2维持状态不变。

图6中给出了与15个采样时钟脉冲CLK对应的输入脉冲P1，对输入脉冲P1的采样值P1*，由P1*控制得到的FC1加计数脉冲CPU和减计数脉冲CPD，FC1计数得到的限幅累积计数值X1，以及相应的输出脉冲P2。限幅累积计数值X1及输出脉冲P2的改变滞后于输入脉冲采样值P1*的改变，在P1*的每个采样点后，准确地说，是在每个CLK上升沿采样得到P1*，在采样得到P1*之后的CLK下降沿，限幅累积计数值X1及相应的输出脉冲P2才改变，比采样得到P1*的时间滞后一个CLK的高电平宽度时间。后面的分析中，对该滞后时间不再特别提及与说明。

加计数脉冲CPU在P1*等于1且X1小于上限限幅值6时，为CLK的反相状态，否则为高电平；减计数脉冲CPD在P1*等于0且X1大于下限限幅值0时，为CLK的反相状态，否则为高电平。由于P1*是受CLK上升沿控制触发产生，在P1*由高电平变为低电平时，加计数脉冲CPU有可能产生尖锋输出；在P1*由低电平变为高电平时，减计数脉冲CPD有可能产生尖锋输出；输出CPU、CPD信号的器件的输出电容和电路板上分布电容通常会滤除该尖锋输出，也可以人为地在CPU、CPD信号处并联小电容滤除该尖锋输出。将采样单元的D触发器FF1改成下降沿触发，在每个CLK下降沿采样得到P1*，FC1在CLK下降沿，受上一次CLK下降沿采样得到的P1*控制计数得到的限幅累积计数值X1，以及相应的输出脉冲P2，即限幅累积计数值X1及相应的输出脉冲P2改变，比采样得到P1*的时间滞后一个CLK的周期时间，滞后时间延长，但此时能够避免在加计数脉冲CPU、减计数脉冲CPD上产生尖锋输出。不直接用P1信号，而是用采样单元输出的采样值P1*去控制图2中的FA3、FA4，是为了避免CLK高电平期间因P1的变化产生错误的CPU或者CPD信号，造成限幅累积计数值X1的错误计数。

设在图6中CLK的采样点1之前得到的6个P1*采样值均为0，输出脉冲P2为0。图6中，输入脉冲P1在CLK的采样点2前至采样点3后出现了正脉冲干扰，导致P1*在采样点2、采样点3采样得到干扰采样值1；输入脉冲P1在CLK的采样点4至采样点5之间出现了正窄脉冲干扰，但该正窄脉冲宽度小于采样周期且处于2个采样点之间，未影响P1*的采样结果，即采样过程自动滤除了该正窄脉冲干扰；输入脉冲P1在CLK的采样点7开始从0变1，从0变1过程中出现了2次边沿抖动，采样点7、采样点8的值分别为1、0，其中的第2次边沿抖动也被采样过程自动滤除。图6中，在时钟脉冲CLK的采样点1至采样点15得到的采样值P1*、限幅累积计数值X1和输出脉冲P2见表2。

表2采样点1-15的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表2中采样点的情况，在采样点1-2，X1小于等于1，RE1有效，SE1无效，P2被置为0；在采样点3，X1大于1且小于5，SE1、RE1均无效，P2维持为0；在采样点4-9，X1小于等于1，RE1有效，SE1无效，P2被置为0；在采样点10-12，X1大于1且小于5，SE1、RE1均无效，P2维持为0；在采样点13-15，X1大于等于5，SE1有效，RE1无效，P2被置为1。显然，直到图6的采样点13，才满足限幅累积计数值X1大于等于5的条件，第一置位信号SE1有效，输出脉冲P2由0变1。在表2中的采样点14，X1已经达到了上限幅值6，CPU维持为高电平，在采样点15，P1*＝1，X1也不再进行加计数，X1维持为上限幅值6。

图6给出的是采样式干扰脉冲滤波电路在输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程。采样式干扰脉冲滤波电路在输入脉冲P1为1时的抗负脉冲干扰效果，以及输入脉冲P1由1变为0的条件与过程，与输入脉冲P1为0时的抗正脉冲干扰效果，以及输入脉冲P1由0变为1的条件与过程相同。设在时钟脉冲CLK的采样点31之前CLK对输入脉冲P1的6个采样值均为1，输出脉冲P2为1，采样点31至采样点45得到的采样值P1*、限幅累积计数值X1和输出脉冲P2见表3。

表3采样点31-45的采样值P1*、限幅累积计数值X1和输出脉冲P2

观察表3中采样点的情况，在采样点31-32，X1大于等于5，SE1有效，RE1无效，P2被置为1；在采样点33，X1大于1且小于5，SE1、RE1均无效，P2维持为1；在采样点34-38，X1大于等于5，SE1有效，RE1无效，P2被置为1；在采样点39-41，X1大于1且小于5，SE1、RE1均无效，P2维持为1；在采样点42-45，X1小于等于1，RE1有效，SE1无效，P2被置为0。在表3中的采样点43，X1已经达到了下限幅值0，CPD维持为高电平，在采样点44和45，P1*＝0，X1也不再进行减计数，X1维持为下限幅值0。

在本N＝6的实施例中，输出脉冲P2与输入脉冲P1之间为同相关系。如果将可控可逆计数器的功能改为：P1＝1时，可控可逆计数器进行减计数；P1＝0时，可控可逆计数器进行加计数，则输出脉冲P2与输入脉冲P1之间为反相关系。或者是在图4中将输出脉冲P2改为从或非门FO1输出，则功能改变为，当SE1有效、RE1无效时，将输出脉冲P2置为0；当SE1无效、RE1有效时，将输出脉冲P2置为1；当SE1和RE1均无效时，输出脉冲P2的状态不变；此时输出脉冲P2与输入脉冲P1之间为反相关系。如果同时进行上述修改，则输出脉冲P2与输入脉冲P1之间为同相关系。

以输出脉冲P2与输入脉冲P1之间为同相关系为例，从表2、表3及电路的工作原理可以得出结论，由于可控可逆计数器具有累积效应，当输入脉冲P1的采样值在一段时间之内1的数量多于0的数量时，限幅累积计数值X1会趋向增大，使X1大于等于N-M并将输出脉冲P2置为1；当输入脉冲P1的采样值在一段时间之内0的数量多于1的数量时，限幅累积计数值X1会趋向减小，使X1小于等于M并将输出脉冲P2置为0；该特性使本发明电路的可控可逆计数器具有自启动能力，限幅作用及输入脉冲P1采样值P1*中的0，会使可控可逆计数器进入正常的限幅计数区间进行限幅加减计数。

由于抗干扰阈值M为大于等于0且小于N/2的整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，RS触发器的输出不会出现逻辑状态不确定的情况。

以输出脉冲P2与输入脉冲P1之间为同相关系为例做进一步的说明。当输入脉冲P1使限幅累积计数值X1小于等于M，输出脉冲P2置为0后，只要限幅累积计数值X1一直小于M，则输出脉冲P2不会变为1；当输入脉冲P1使限幅累积计数值X1大于等于N-M，输出脉冲P2置为1后，只要限幅累积计数值X1一直大于N-M，则输出脉冲P2不会变为0。当P1、P2都为低电平时，只要在P1中出现的正脉冲使P1采样值中连续出现大于等于N-M个为1的值，或者是，在连续N-M+2个P1采样值中出现N-M+1个为1的值，等等，则能够从P2输出与该P1中正脉冲相对应的正脉冲；当P1、P2都为高电平时，只要在P1中出现的负脉冲使P1采样值中连续出现大于等于N-M个为0的值，或者是，在连续N-M+2个P1采样值中出现N-M+1个为0的值，等等，则能够从P2输出与该P1中负脉冲相对应的负脉冲。当输入脉冲P1由0变为1后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的加计数延迟，才能使限幅累积计数值X1大于等于N-M，将P2置1；当输入脉冲P1由1变为0后，输出脉冲P2需要限幅累积计数值X1经过几个采样脉冲周期的减计数延迟，才能使限幅累积计数值X1小于等于M，将P2置0。当M取值越小时，输出脉冲P2从0变1及从1变0的条件更加苛刻，电路的抗干扰效果更好，但输出脉冲P2相对于输入脉冲P1的延迟时间越大；反之，当M取值变大时，电路的抗干扰效果变差，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。当限幅累积计数值X1的上限幅值N取值变大时，采样式干扰脉冲滤波电路将输出脉冲P2从0变1，以及从1变0的条件变严格，抗干扰效果变好，但输出脉冲P2相对于输入脉冲P1的延迟时间变大；当N的取值变小时，采样式干扰脉冲滤波电路将输出脉冲P2从0变1，以及从1变0的条件变宽，抗干扰效果变小，但输出脉冲P2相对于输入脉冲P1的延迟时间变小。

采样时钟脉冲的周期要根据计数初始脉冲P1的脉冲宽度、变化速度和干扰脉冲的宽度确定。例如，若输入脉冲P1脉冲宽度至少有20ms，其抖动干扰通常不超过输入脉冲P1脉冲宽度的十分之一，因此，可以选择采样时钟脉冲的周期为2ms左右，N在3至6范围内取值。

采样式干扰脉冲滤波电路中采样保持器、可控可逆计数器、ROM存储器、抗干扰阈值选择器、RS触发器、振荡器中的全部，或者是部分功能可以采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。

除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。

Claims (8)

1.一种采样式干扰脉冲滤波方法，其特征在于：

采样时钟脉冲对输入脉冲进行采样得到输入脉冲采样值；

由输入脉冲采样值的电平状态以及加计数限幅控制信号、减计数限幅控制信号控制可控可逆计数器处于加计数状态，或者处于减计数状态，或者处于限幅保持状态；可控可逆计数器的输出为对采样时钟脉冲进行计数的限幅累积计数值；

由ROM存储器对限幅累积计数值是否大于等于N-M以及限幅累积计数值是否小于等于M进行判别，并产生控制输出脉冲电平状态的信号去控制输出脉冲的电平状态；

所述限幅累积计数值为二进制计数值；所述限幅累积计数值的下限幅值为0，上限幅值为N；所述N为大于等于2的整数；所述M为抗干扰阈值，M为大于等于0且小于N/2的整数。

2.根据权利要求1所述的采样式干扰脉冲滤波方法，其特征在于：当输入脉冲的电平状态为加计数控制状态且加计数限幅控制信号无效时，可控可逆计数器处于加计数状态；当输入脉冲的电平状态为减计数控制状态且减计数限幅控制信号无效时，可控可逆计数器处于减计数状态；否则可控可逆计数器处于限幅保持状态。

3.根据权利要求2所述的采样式干扰脉冲滤波方法，其特征在于：由ROM存储器依据限幅累积计数值是否达到或者超过下限幅值来产生减计数限幅控制信号，当限幅累积计数值等于0时，ROM存储器输出的减计数限幅控制信号有效；由ROM存储器依据限幅累积计数值是否达到或者超过上限幅值来产生加计数限幅控制信号，当限幅累积计数值大于等于N时，ROM存储器输出的加计数限幅控制信号有效。

4.根据权利要求3所述的采样式干扰脉冲滤波方法，其特征在于：所述抗干扰阈值M为二进制数据；所述ROM存储器的地址输入由限幅累积计数值和抗干扰阈值M二部分组成，四位数据输出分别为第一置位信号、第二置位信号、加计数限幅控制信号和减计数限幅控制信号；ROM存储器产生的控制输出脉冲电平状态的信号为第一置位信号和第二置位信号。

5.根据权利要求4所述的采样式干扰脉冲滤波方法，其特征在于：设第一置位信号和第二置位信号均高电平有效且分别由ROM存储器的数据输出端D1和D0输出，所述ROM存储器中存储单元内容D1和D0的确定方法是，

①根据存储单元地址中的抗干扰阈值M输入部分确定M；

②根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

③当限幅累积计数值大于等于N-M时，D1＝1，否则，D1＝0；当小于等于M时，D0＝1，否则，D0＝0。

6.根据权利要求4所述的采样式干扰脉冲滤波方法，其特征在于：设第一置位信号和第二置位信号均低电平有效且分别由ROM存储器的数据输出端D1和D0输出，所述ROM存储器中存储单元内容D1和D0的确定方法是，

⑴根据存储单元地址中的抗干扰阈值M输入部分确定M；

⑵根据存储单元地址中的限幅累积计数值部分确定限幅累积计数值；

⑶当限幅累积计数值大于等于N-M时，D1＝0，否则，D1＝1；当小于等于M时，D0＝0，否则，D0＝1。

7.根据权利要求4-6中任一项所述的采样式干扰脉冲滤波方法，其特征在于：由第一置位信号和第二置位信号控制输出脉冲的状态，方法是，第一置位信号为RS触发器的置位信号，第二置位信号为RS触发器的复位信号；输出脉冲从RS触发器的同相输出端或者反相输出端输出。

8.根据权利要求1-6中任一项所述的采样式干扰脉冲滤波方法，可控可逆计数器由具有双时钟输入的可逆计数器和限幅及加减控制电路组成。