CN106160699A - 一种数字滤波器的设计方法 - Google Patents

Abstract

本发明提供了一种数字滤波器的设计方法，用于消除时序信号中的高频干扰信号，该方法包括：(1)观测干扰信号，确定干扰信号的频率范围以及干扰信号的时序宽度；(2)根据干扰信号的频率范围以及干扰信号的时序宽度，设计数字滤波器最小阈值和最大阈值；(3)根据最小阈值和最大阈值，设计数字滤波器。本发明设计方法简单，解决了将干扰信号误判为输入信号的问题。在确保数据通讯速度的情况下，能够有效消除时序信号的噪声干扰信号，降低设备数字信号通讯的误码率，提高设备数据通讯的稳定性和可靠性。

Description

一种数字滤波器的设计方法

技术领域

本发明涉及一种数字滤波器的设计方法，具体用于消除时序信号中的高频干扰信号，应用于雷达回波仿真技术，属于数字通讯技术领域。

背景技术

雷达回波模拟器是一种模拟符合特定条件下的雷达原始回波数据的技术，模拟雷达真实载体飞行中的回波数据。通过分析雷达回波信号完整模型，把雷达图像数据根据定标方程转化为响应的地面散射系统，然后进行信号二维调制，获得原始回波信号特征参数。

雷达回波模拟器的主要功能是将回波数据通过高速DAC按照精确的时序转换成模拟回波信号，然后对模拟回波信号经过必要的滤波保护和IQ正交调制后将其变换到中频，接着再进行一次上变频，将其调制到射频波段，并生成射频信号。

由于雷达回波模拟器中需要高精度延时和精确的定时控制，所以设备中FPGA的应用非常重要，但是由于雷达回波模拟器自身的特点，往往会对FPGA中的时序控制造成一定的影响，造成在数据通讯中出现误码的故障。

雷达回波模拟器有以下几个特点：

1)回波数据量大，单个回波信号源的数据容量大于500M bytes；

2)数据通讯速度快，方案中使用的DAC最高采样频率为1GHz；

3)回波信号频率高，方案中基带回波信号被调制到射频波段，正交调制和上变频的最高带宽为600MHz。

从以上几个特点可以看出，雷达回波模拟器长时间工作在高速、海量的数据通讯状态下，因此，设备在研制和使用过程中对数据通讯的可靠性要求非产高，但是由于整个设备工作在射频波段，同时回波信号带宽比较高，因此数据在通讯过程中难免会受到射频干扰信号的影响，在时序信号中掺入噪声干扰信号；同时由于设备的DAC芯片工作在1GHz的高频率采样状态，整个回波模拟器的数字地信号很容易发生震荡现象，当设备中数字地信号中干扰信号幅度过大时，数据中便会出现高频率的毛刺现象，严重影响数据通信的稳定性和可靠性。

现有技术中，FPGA正常使用VHDL的触发器进行捕捉输入时序信号的方案时，当时钟信号“CLK”发生上升沿触发时，触发器将输入时序信号“input”传递给输出时序信号“output”。图2是输入信号存在干扰的波形示意图，如图所示，当“CLK”时钟上升沿触发时，恰好在输入时序信号中出现干扰信号，此时触发器将误判干扰信号是输入信号，将干扰信号传递给输出信号，从而在数据通讯中出现误码故障。

发明内容

本发明的目的是设计一种数字滤波器，能够有效消除时序信号的噪声干扰信号，降低设备数字信号通讯的误码率，提高设备数据通讯的稳定性和可靠性。

为了解决背景技术中存在的问题，本发明提供了一种数字滤波器的设计方法，用于消除时序信号中的高频干扰信号，该方法包括：

(1)观测干扰信号，确定干扰信号的频率范围以及干扰信号的时序宽度；

(2)根据干扰信号的频率范围以及干扰信号的时序宽度，设计数字滤波器最小阈值和最大阈值；

(3)根据最小阈值和最大阈值，设计数字滤波器。

进一步的，当时序信号输入到数字滤波器时，数字滤波器的高电平高速计数器和低电平计数器对时序信号的高、低电平分别计数。

当时序信号为高电平时，高电平计数器对高电平信号进行计数，当高电平计数值等于最小阈值时，低电平计数器进行复位，当高电平计数值大于最大阈值时，该数字滤波器输出信号为高电平，并同时对高、低电平计数器进行复位；当时序信号为低电平时，低电平计数器对低电平信号进行计数，当低电平计数值等于最小阈值时，高电平计数器进行复位，当低电平计数值大于最大阈值时，该数字滤波器输出信号为低电平，并同时对高、低电平计数器进行复位。

最优的，FPGA芯片输入管脚后端先添加驱动buffer再添加数字滤波器，以提高输入信号的驱动能力。

本发明提供的数字滤波器的设计方法简单，设计的数字滤波器解决了将干扰信号误判为输入信号的问题。在确保数据通讯速度的情况下，能够有效消除时序信号的噪声干扰信号，降低设备数字信号通讯的误码率，提高设备数据通讯的稳定性和可靠性。

附图说明

图1是本发明的数字滤波器的设计原理图；

图2是输入信号存在干扰的波形示意图；

图3是采用本发明的数字滤波器消除干扰后的波形示意图。

具体实施方式

下面结合附图和具体实施方式对本发明的技术方案做进一步详细说明。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明要求保护的范围。

如图2所示，FPGA正常使用VHDL的触发器进行捕捉输入时序信号的方案时，当时钟信号“CLK”发生上升沿触发时，触发器将输入时序信号“input”传递给输出时序信号“output”。当“CLK”时钟上升沿触发时，恰好在输入时序信号中出现干扰信号，即图2中虚线部分所示，此时触发器将误判干扰信号是输入信号，将干扰信号传递给输出信号，从而在数据通讯中出现误码故障。

为了有效抑制如图2中出现的干扰信号，在FPGA时序信号输入管脚中加入本发明设计的数字滤波器，图3是消除干扰后的波形示意图，可以看到，触发器判断出干扰信号，将输入时序信号“input”准确传递给输出时序信号“output”。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的技术人员来说是显而易见的，本文中所定义的一般原理可以在不脱离本发明范围的情况下，在其他实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽范围。

Claims (4)

1.一种数字滤波器的设计方法，用于消除时序信号中的高频干扰信号，该方法包括：

(1)观测干扰信号，确定干扰信号的频率范围以及干扰信号的时序宽度；

(2)根据干扰信号的频率范围以及干扰信号的时序宽度，设计数字滤波器最小阈值和最大阈值；

(3)根据最小阈值和最大阈值，设计数字滤波器。

2.根据权利要求1所述的数字滤波器的设计方法，其特征在于，当时序信号输入到数字滤波器时，数字滤波器的高电平高速计数器和低电平计数器对时序信号的高、低电平分别计数。

3.根据权利要求2所述的数字滤波器的设计方法，其特征在于，当时序信号为高电平时，高电平计数器对高电平信号进行计数，当高电平计数值等于最小阈值时，低电平计数器进行复位，当高电平计数值大于最大阈值时，该数字滤波器输出信号为高电平，并同时对高、低电平计数器进行复位；当时序信号为低电平时，低电平计数器对低电平信号进行计数，当低电平计数值等于最小阈值时，高电平计数器进行复位，当低电平计数值大于最大阈值时，该数字滤波器输出信号为低电平，并同时对高、低电平计数器进行复位。

4.根据权利要求1所述的数字滤波器的设计方法，其特征在于，FPGA芯片输入管脚后端先添加驱动buffer再添加数字滤波器。