CN111537969A - 一种宽带瞬时频率测量与跟踪装置 - Google Patents

Abstract

本发明公开了一种宽带瞬时频率测量与跟踪装置，以FPGA芯片为控制核心，通过多级分频结构的瞬时测频单元实现宽带信号输入及瞬时频率测量，再将瞬时测频单元的测量结果经FPGA处理后生成高速数字信号配置到捷变频单元，捷变频单元根据输入信号频率大小，采用不同的跟踪方式，使其输出一个与输入信号载波频率相同的模拟信号，从而实现频率快速测量和跟踪功能。

Description

一种宽带瞬时频率测量与跟踪装置

技术领域

本发明属于频率测量与跟踪技术领域，更为具体地讲，涉及一种宽带瞬时频率测量与跟踪装置。

背景技术

近年来随着雷达技术的不断发展，雷达信号从传统的单一制式发展为具有宽频带、多制式、频率捷变等特性的复杂信号，这对于雷达目标模拟器的研制也提出了更高要求，即能够实时处理多种调制信号并根据要求快速产生相应回波信号。

对于宽带载波信号频率的实时精确测量是雷达目标模拟器的首要任务，只有对雷达信号的载波频率进行快速精确测量，才可以进行信号分选、基带信号处理、回波模拟等进一步工作。

目前对于雷达载波信号频率测量方法包括基于宽带采样的储频转发技术(对比已有专利CN110609172)，即射频信号经过微波模块下变频后得到中频信号，由ADC直接采集转换为数字信号后提取信号频率，由采样定理可知，ADC采样率决定了被测信号输入带宽范围，采样率越高则允许输入带宽越大；而随着雷达模拟器输入带宽达到GHz级别，在商用ADC芯片单片性能受限的背景下通常需要采用多片ADC并行采样的方式实现对更高频率信号的采样，而这种方式引入的通道间失配误差、参考时钟抖动等问题难以解决，同时多片ADC同时工作产生的高速数据流需要性能更强的处理器进行数据处理，这些无疑会增加系统复杂度和设计成本，提高了设计难度。

另外还有基多周期同步的时域测量方式，通常对输入信号进行整形和包络提取(对比已有专利CN103487649B)后送入FPGA，然后在时域内对被测信号进行计数得到频率值；这种方式相较于宽带采样而言不受ADC采样率限制，但受FPGA能处理的信号速率限制，导致输入信号带宽较小，同时采用多周期测量方式需要设置较大的闸门时间才能提高测频精度，测量速度较慢，这对于测量实时性要求较高的系统而言显然也不满足要求。

除此以外在典型的雷达目标模拟器结构中(CN101082667B/CN110988830A)，将测频结果送入到控制单元，例如FPGA内，FPGA根据测频结果配置DAC产生载波信号，与基带信号混频后送入射频单元。这一过程显然会增加频率切换时间，对于具有捷变频特性的系统来说难以满足要求。

发明内容

本发明的目的在于克服现有技术的不足，提供一种宽带瞬时频率测量与跟踪装置，快速实现被测信号的瞬时频率测量与跟踪。

为实现上述发明目的，本发明一种宽带瞬时频率测量与跟踪装置，其特征在于，包括：瞬时测频单元、检波单元、FPGA和捷变频单元；

所述瞬时测频单元，包括自动增益功率控制模块、多级分频器、高速比较器和TDC时间测量单元；

当被测信号输入至瞬时测频单元时，首先通过自动增益功率控制模块将被测信号的输入功率调整至同一功率范围，确保在较大的动态范围内的输入信号均能够被后级器件有效识别；再通过多级分频器对调整后的信号进行分频，降低信号频率，使分频后的信号频率在TDC时间测量单元的输入范围内；分频后的信号经过高速比较器转换为LVDS高速差分数字信号，且满足TDC时间测量单元的输入电平要求，然后TDC时间测量单元在配置信号高电平有效时，测量LVDS高速差分数字信号中一组相邻上升沿的时间间隔，并计算出信号频率发送给FPGA；

所述检波单元，包括包络检波器和脉冲判决器；

当被测信号输入至检波单元时，先通过包络检波器提取出被测信号的脉冲包络，再经通过脉冲判决器对其放大、整形，产生出控制TDC时间测量单元开启或关闭测量的配置信号TDC_DISABLE，并发送给FPGA；

作为控制TDC时间测量单元开启或关闭测量的配置信号，当

所述FPGA采用现场可编程门阵列FPGA，作为整个装置的控制中心，控制各个子模块的运行；其中，当FPGA接收到配置信号TDC_DISABLE时，在TDC_DISABLE高电平有效时，控制TDC时间测量单元开启测量，在TDC_DISABLE低电平有效时，控制TDC时间测量单元停止测量；另外，FPGA根据测得的信号频率产生出用于配置捷变频单元的配置信号，并发送给捷变频单元，使得捷变频单元输出信号频率与被测信号频率相同；

所述捷变频单元，包括DDS芯片、低通滤波器、射频开关组和PLL混频器及带通滤波器；

当配置信号频率在1GHz以内时，先根据配置信号完成DDS芯片的配置，配置完成后，由DDS芯片直接产生出与被测信号频率相同的输出信号，然后通过低通滤波器滤波处理后，通过FPGA控制射频开关组切换到直接输出通道，并输出；

当配置信号频率在1GHz-2GHz内时，先根据配置信号完成DDS芯片的配置，同时通过FPGA控制射频开关组切换到混频通道，当配置完成后，通过DDS芯片产生混频信号，通过低通滤波器滤波处理后，由射频开关组的混频通道输入至PLL混频器，在PLL混频器中，DDS芯片产生的混频信号与PLL混频器自带的本振信号进行混频，混频后的信号通过带通滤波器的滤波处理后，产生出与被测信号频率相同的输出信号，并由混频通道输出。

本发明的发明目的是这样实现的：

本发明一种宽带瞬时频率测量与跟踪装置，以FPGA芯片为控制核心，通过多级分频结构的瞬时测频单元实现宽带信号输入及瞬时频率测量，再将瞬时测频单元的测量结果经FPGA处理后生成高速数字信号配置到捷变频单元，捷变频单元根据输入信号频率大小，采用不同的跟踪方式，使其输出一个与输入信号载波频率相同的模拟信号，从而实现频率快速测量和跟踪功能。

同时，本发明一种宽带瞬时频率测量与跟踪装置还具有以下有益效果：

(1)、通过多级分频结构和专用时间-频率转换芯片构成的快速测频单元具有硬件复杂度低、输入带宽大、测量精度高等优点，与传统的宽带直接采样技术相比可显著降低对ADC采样率的要求。

(2)、使用检波单元的检波结果作为快速测频单元的测量使能信号，在不降低测频精度的前提下实现了对连续波和脉冲调制波的测量，解决了两种信号不能兼顾测量的问题。

(3)、利用FPGA高速并行处理的特点将测频结果直接配置给捷变频单元，使得从频率开始测量到信号合成的全过程时间控制在纳秒级别，满足现代雷达信号模拟器信号捷变特性。

附图说明

图1是本发明一种宽带瞬时频率测量与跟踪装置原理图；

图2是检波时序图；

图3是FPGA内部逻辑运算原理图

图4是FPGA根据测频结果选择输出通道原理图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图1是本发明一种宽带瞬时频率测量与跟踪装置原理图。

在本实施例中，如图1所示，本发明一种宽带瞬时频率测量与跟踪装置，包括：瞬时测频单元、检波单元、FPGA和捷变频单元；

在本实施例中，可以将频率测量单元和频率合成单元集成到一块3U板卡上，使其可以作为一个单独的模块工作，也可通过标准CPCI座子连接到雷达目标模拟器的控制板与其他模块协同工作，实现模块化组件设计理念。

瞬时测频单元，包括自动增益功率控制模块、多级分频器、高速比较器和TDC时间测量单元；

当被测信号输入至瞬时测频单元时，首先通过自动增益功率控制模块将被测信号的输入功率调整至同一功率范围，确保在较大的动态范围内的输入信号均能够被后级器件有效识别；再通过多级分频器对调整后的信号进行分频，降低信号频率，使分频后的信号频率在TDC时间测量单元的输入范围内；分频后的信号经过高速比较器转换为LVDS高速差分数字信号，且满足TDC时间测量单元的输入电平要求，然后TDC时间测量单元在配置信号高电平有效时，测量LVDS高速差分数字信号中一组相邻上升沿的时间间隔，并计算出信号频率发送给FPGA；

在本实施例中，在无需外部控制的情况下，自动增益功率控制模块自动调整增益，允许输入动态范围40dB内的信号被调整至满足后级要求的同一功率范围内。

功率调整后对信号进行分频处理，使用多级分频器对信号分频，由于输入信号频率为2GHz以内，因此设置分频系数为64，将模拟信号频率由最高2GHz降低为31MHz以内，满足TDC芯片的频率输入范围。

分频后的模拟信号通过高速数字比较器在不改变信号频率的情况下将信号转换为LVDS差分数字信号。

接下来使用时间-数字转换芯片TDC-GPX2对频率信息进行量化，该TDC(Time-to-Digital Converter)器件利用信号通过逻辑门的绝对时间延迟来精确量化时间间隔，从而达到使用较低频率时钟信号测量高分辨率时间的目的，测量精度达到了皮秒级别，最高分辨率(LSB)达1ps，使得原始输入频率2GHz以内能始终保持测量误差小于1MHz；TDC测量得到的结果通过DDR方式将250M速率的高速数据流发送给FPGA。

检波单元，包括包络检波器和脉冲判决器；

当被测信号输入至检波单元时，先通过包络检波器提取出被测信号的脉冲包络，再经通过脉冲判决器对其放大、整形，产生出控制TDC时间测量单元开启或关闭测量的配置信号TDC_DISABLE，并发送给FPGA；

在本实施例中，如图2所示，当输入信号为脉冲调制波Signal_in时，此时只有脉内载波频率为有效值，因此需要控制TDC芯片测量脉内信号频率。将输入信号分成两路，一路送入瞬时测频单元完成频率测量，另一路送入检波单元，先通过包络检波器提取出脉冲包络，再经脉冲判决器进行放大整形后产生脉冲数字信号TDC_DISABLE，发送给FPGA作为控制TDC开启/关闭测量的配置信号，当该信号高电平有效时，TDC开启测量得到测频结果TDC_data，信号低电平有效时TDC停止测量。

FPGA采用现场可编程门阵列FPGA，作为整个装置的控制中心，控制各个子模块的运行；其中，当FPGA接收到配置信号TDC_DISABLE时，在TDC_DISABLE高电平有效时，控制TDC时间测量单元开启测量，在TDC_DISABLE低电平有效时，控制TDC时间测量单元停止测量；另外，FPGA根据测得的信号频率产生出用于配置捷变频单元的配置信号，并发送给捷变频单元，使得捷变频单元输出信号频率与被测信号频率相同；

在本实施例中，选用Xilinx公司的Spartan6系列FPGA芯片作为主控芯片，其具有配置灵活和并行运算的优点，可实现高速数据接收和处理。FPGA内部逻辑运算流程如图3所示，首先通过IDDR核接收TDC发送的高速数据，然后经过FTW Generate生成用于配置DDS的频率控制字，再将频率控制字送入DDS_TOP模块生成一组高速数据流，其中包含了配置DDS芯片的32位频率控制字FTW_data[31:0],DDS配置模式选择信号Mode_select[3:0]，DDS数据更新使能信号IO_UPDATE以及射频开关切换信号RF_Switch[2:0]，将该组信号在DDS参考时钟DDS_sync_clk的上升沿发送给捷变频单元相关器件完成配置流程。

捷变频单元，包括DDS芯片、低通滤波器、射频开关组和PLL混频器及带通滤波器；

在本实施例中，整个频率合成过程除DDS需要每次进行数据刷新以外，其他器件都在上电时进行一次配置，工作时状态无需更改，因此频率切换时间主要由DDS芯片决定，而使用的DDS芯片数据刷新速率达到160MSPS，实际频率切换时间在300ns以内，因此实现捷变频功能。

下面我们对具体变频过程进行说明：

当配置信号频率在1GHz以内时，先根据配置信号完成DDS芯片的配置，配置完成后，由DDS芯片直接产生出与被测信号频率相同的输出信号，然后通过低通滤波器滤波处理后，通过FPGA控制射频开关组切换到直接输出通道，并输出；

当配置信号频率在1GHz-2GHz内时，先根据配置信号完成DDS芯片的配置，同时通过FPGA控制射频开关组切换到混频通道，当配置完成后，通过DDS芯片产生混频信号，通过低通滤波器滤波处理后，由射频开关组的混频通道输入至PLL混频器，在PLL混频器中，DDS芯片产生的混频信号与PLL产生的本振信号进行混频，混频后的信号通过带通滤波器的滤波处理后，产生出与被测信号频率相同的输出信号，并由混频通道输出。

在本实施例中，如图4所示，对于PLL混频通道，为避免混频器产生的杂散和谐波对输出信号质量产生影响，使用1.8GHz和2.3GHz两个固定点频作为本振LO信号，通过射频开关选择其中一路输入到混频器，同时DDS产生一个300MHz-900MHz内的信号Signal_out作为混频器另一路输入信号，具体混频方案如下：

1)DDS输出400-800MHz信号与1.8GHz本振LO信号进行混频得到1-1.4GHz输出信号；

2)DDS输出300-900MHz信号与2.3GHz本振LO信号进行混频得到1.4-2GHz输出信号；

至此通过混频通道实现了1-2GHz内的信号合成，混频后信号经过带通滤波器后通过射频开关输出。

综述，整个装置在完成输入信号的频率测量后自动合成相应载波信号，作为后续二次下变频的参考信号和上变频的参考信号，使得输入带宽不再受到ADC生产工艺以及数据传输速度的限制，转而由测频单元的工作频率决定，这类器件往往可以做到更高的工作频率，实现更大的输入带宽。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种宽带瞬时频率测量与跟踪装置，其特征在于，包括：瞬时测频单元、检波单元、FPGA和捷变频单元；

所述瞬时测频单元，包括自动增益功率控制模块、多级分频器、高速比较器和TDC时间测量单元；

当被测信号输入至瞬时测频单元时，首先通过自动增益功率控制模块将被测信号的输入功率调整至同一功率范围，确保在较大的动态范围内的输入信号均能够被后级器件有效识别；再通过多级分频器对调整后的信号进行分频，降低信号频率，使分频后的信号频率在TDC时间测量单元的输入范围内；分频后的信号经过高速比较器转换为LVDS高速差分数字信号，且满足TDC时间测量单元的输入电平要求，然后TDC时间测量单元在配置信号高电平有效时，测量LVDS高速差分数字信号中一组相邻上升沿的时间间间隔，并计算出信号频率发送给FPGA；

所述检波单元，包括包络检波器和脉冲判决器；

当被测信号输入至检波单元时，先通过包络检波器提取出被测信号的脉冲包络，再经通过脉冲判决器对其放大、整形，产生出控制TDC时间测量单元开启或关闭测量的配置信号TDC_DISABLE，并发送给FPGA；

作为控制TDC时间测量单元开启或关闭测量的配置信号，当

所述FPGA采用现场可编程门阵列FPGA，作为整个装置的控制中心，控制各个子模块的运行；其中，当FPGA接收到配置信号TDC_DISABLE时，在TDC_DISABLE高电平有效时，控制TDC时间测量单元开启测量，在TDC_DISABLE低电平有效时，控制TDC时间测量单元停止测量；另外，FPGA根据测得的信号频率产生出用于配置捷变频单元的配置信号，并发送给捷变频单元，使得捷变频单元输出信号频率与被测信号频率相同；

所述捷变频单元，包括DDS芯片、低滤波器、射频开关组和PLL混频器及带通滤波器；

当配置信号频率在1GHz以内时，先根据配置信号完成DDS芯片的配置，配置完成后，由DDS芯片直接产生出与被测信号频率相同的输出信号，然后通过低通滤波器滤波处理后，通过FPGA控制射频开关组切换到直接输出通道，并输出；

当配置信号频率在1GHz-2GHz内时，先根据配置信号完成DDS芯片的配置，同时通过FPGA控制射频开关组切换到混频通道，当配置完成后，通过DDS芯片产生混频信号，通过低通滤波器滤波处理后，由射频开关组的混频通道输入至PLL混频器，在PLL混频器中，DDS芯片产生的混频信号与PLL混频器自带的本振信号进行混频，混频后的信号通过带通滤波器的滤波处理后，产生出与被测信号频率相同的输出信号，并由混频通道输出。

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