CN108809279B - 占空比校准电路和射频终端 - Google Patents

Abstract

一种占空比校准电路和射频终端，占空比校准电路包括：可控延迟链、鉴频鉴相器和占空比检测模块；可控延迟链适于对输入时钟信号提供第一和第二延迟，以得到第一和第二延迟时钟信号，第二延迟受延迟链控制字的控制且大于等于第一延迟，可控延迟链还适于根据延迟链控制字分别将第一和第二延迟时钟信号传输至鉴频鉴相器的上升沿端口和下降沿端口，或者，分别将第一和第二延迟时钟信号传输至鉴频鉴相器的下降沿端口和上升沿端口；鉴频鉴相器的输出端产生输出时钟信号；占空比检测模块适于检测输出时钟信号的占空比，以得到检测结果，延迟链控制字是根据检测结果确定的。采用本发明技术方案可以降低电路面积，提高占空比校准流程的鲁棒性。

Description

占空比校准电路和射频终端

技术领域

本发明涉及占空比校准技术，特别涉及一种占空比校准电路和射频终端。

背景技术

在电子系统中，一般将频率综合器输出的基准时钟进行倍频作为电子系统的时钟，以有效抑制频率综合器的积分噪声。但是，频率综合器中的参考时钟一般来自晶振或者片外的时钟，且通常具有一定的占空比误差，也即占空比非50％，这使得在倍频时会引入严重的参考杂散，因此，需要对上述参考时钟进行占空比校准，直到所述参考时钟在相邻的上升/下降沿之间有完全相等的时间间隔。此外，在很多应用场合，需要在时钟的上升沿和下降沿同时工作，以提高信号的传输速率。例如，双数据率(Dual Data Rate，简称DDR)的静态随机存取存储器、延迟锁相环或者双边采样的数模转换器等。

现有技术中的一种占空比校准电路的工作过程为：首先，判断时钟信号的占空比。其次，若判断结果为占空比大于50％，则采用延迟链(Delay-line)对所述时钟信号的上升沿加以精确的延迟，再将延迟后的和未经延迟的时钟信号进行重新组合，以得到占空比为50％的时钟信号；若判断结果为占空比小于50％，则采用延迟链对所述时钟信号的反相信号的上升沿延迟，再采用鉴频鉴相器将延迟后的和未经延迟的所述时钟信号的反相信号进行重新组合，以得到占空比为50％的时钟信号。然而，当所述时钟信号的占空比在50％附近频繁波动时，电路将会不断地在所述时钟信号和其反相信号之间切换，可能导致输出的时钟信号中断，占空比校准流程的鲁棒性较差，可能会使得以上述电路输出的时钟信号为时钟源的电路出现毛刺。

现有技术中的另一种占空比校准电路采用两条延迟链，将时钟信号分别输入至两条延迟链，第一条延迟链的输出端接入相位组合电路的复位端口(reset)，第二条延迟链的输出端接入相位组合电路的置位端口(set)。类似地，首先，判断时钟信号的占空比。其次，若判断结果为占空比大于50％，仅采用第一条延迟链对所述时钟信号进行延迟，相位组合电路对延迟后的时钟信号的上升沿和未经延迟的时钟信号的下降沿进行重新组合得到新的时钟信号；若判断结果为占空比小于50％，则仅采用第二条延迟链对所述时钟信号进行延迟，相位组合电路对延迟后的时钟信号的下降沿和未经延迟的时钟信号的上升沿进行重新组合得到新的时钟信号。在电路中存在一种噪声叫做1/f噪声，一般来说，互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)的1/f噪声是由于电荷载流子受硅单晶的表面缺陷的影响而产生的。要减小1/f噪声，就必须增大器件面积。在实际电路设计中，频率综合器对参考时钟的低频噪声非常敏感，为了降低参考时钟的相位噪声对频率综合器输出时钟的低频相位噪声贡献，会将占空比校准电路的延迟链的面积增大，而该方案中的两条延迟链严重地增加了电路面积。

因此，现有技术中的占空比校准电路的面积较大或占空比校准流程的鲁棒性较差。

发明内容

本发明解决的技术问题是如何降低占空比校准电路的面积的同时，提高占空比校准流程的鲁棒性。

为解决上述技术问题，本发明实施例提供一种占空比校准电路，所述占空比校准电路包括：可控延迟链、鉴频鉴相器和占空比检测模块；其中，所述可控延迟链接入输入时钟信号，适于对所述输入时钟信号提供第一延迟和第二延迟，以分别得到第一延迟时钟信号和第二延迟时钟信号，所述第二延迟受延迟链控制字的控制且大于等于所述第一延迟，所述可控延迟链还适于根据所述延迟链控制字将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，或者，将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口；所述鉴频鉴相器的输出端产生输出时钟信号；所述占空比检测模块适于检测所述输出时钟信号的占空比，以得到检测结果，其中，所述延迟链控制字是根据所述检测结果确定的。

可选地，当所述检测结果表明所述输出时钟信号的占空比小于50％时，所述延迟链控制字控制所述可控延迟链将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟；当所述检测结果表明所述输出时钟信号的占空比大于50％时，所述延迟链控制字控制所述可控延迟链将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟。

可选地，当所述检测结果表明所述输出时钟信号的占空比等于50％时，所述第二延迟等于所述第一延迟。

可选地，所述占空比检测模块适于将所述输出时钟信号转化为电压信号，所述电压信号的幅度与所述输出时钟信号的占空比成正比。

可选地，所述占空比检测模块包括：低通滤波器，适于将所述输出时钟信号转换为所述电压信号。

可选地，所述占空比校准电路还包括：逻辑模块，适于根据所述电压信号的幅度产生所述延迟链控制字。

可选地，所述逻辑模块包括：模数转换器，适于对所述电压信号进行采样，以得到数字信号；累加器，适于对所述数字信号中所有位上的数值进行累加，以输出原码数字信号；译码子模块，适于对所述原码数字信号进行译码，以得到所述延迟链控制字，其中，所述延迟链控制字的符号位是根据所述原码数字信号的符号位得到的，用于控制所述可控延迟链将所述第一延迟时钟信号和第二延迟时钟信号传输至所述鉴频鉴相器的传输路径，所述延迟链控制字的数值部分是根据所述原码数字信号的数值部分得到的，用于控制所述第二延迟的大小。

可选地，所述模数转换器具有参考电压，所述参考电压等于所述输出时钟信号的逻辑高电平和逻辑低电平的平均值，其中，所述数字信号的符号和数值部分由所述电压信号与所述参考电压的比较结果确定。

可选地，所述可控延迟链包括：第一最小延迟单元，适于对所述输入时钟信号提供所述第一延迟，以得到第一延迟时钟信号；可控延迟链单元，适于在延迟链控制字的控制下，对所述输入时钟信号提供所述第二延迟，以得到所述第二延迟时钟信号，其中，所述可控延迟链单元包括串联设置的第二最小延迟单元和多个延迟单元，以及与所述多个延迟单元一一对应耦接的多个控制开关，所述延迟链控制字的数值部分用于控制所述多个控制开关导通或关断，所述第二最小延迟单元提供的延迟等于所述第一延迟；路径切换单元，接入所述第一延迟时钟信号和第二延迟时钟信号，当所述延迟链控制字的符号位指示所述输出时钟信号的占空比小于50％时，所述路径切换单元适于传输所述第一延迟时钟信号至所述鉴频鉴相器的上升沿端口，并传输所述第二延迟时钟信号至所述鉴频鉴相器的下降沿端口，当所述延迟链控制字的符号位指示所述输出时钟信号的占空比大于50％时，所述路径切换单元适于传输所述第二延迟时钟信号至所述鉴频鉴相器的上升沿端口，并传输所述第一延迟时钟信号至所述鉴频鉴相器的下降沿端口。

可选地，所述多个控制开关的第一端互相耦接并输出所述第二延迟时钟信号，所述多个控制开关的第二端各自耦接所述延迟单元的输入端；所述延迟链控制字的数值部分为独热码，所述独热码的位数与所述控制开关的数量相等。

可选地，所述第一最小延迟单元、第二最小延迟单元和延迟单元均为缓冲器。

可选地，当所述占空比校准电路复位时，所述延迟链控制字的数值部分控制所述多个控制开关导通。

可选地，当所述延迟链控制字的数值部分溢出时，所述延迟链控制字的数值部分控制所述多个控制开关的开关状态维持不变。

可选地，在所述延迟链控制字的数值部分控制所述多个控制开关导通或关断之后，所述逻辑模块适于控制所述多个控制开关全部导通或者全部关断。

可选地，所述逻辑模块适于在控制所述多个控制开关全部导通或者全部关断之后，向所述可控延迟链加载新的延迟链控制字。

为解决上述技术问题，本发明实施例还提供一种射频终端，所述射频终端包括上述占空比校准电路。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明实施例的占空比校准电路可以包括可控延迟链、鉴频鉴相器和占空比检测模块，仅采用一条可控延迟链结合所述鉴频鉴相器即可完成对输入时钟信号的占空比校准，因此，相比于现有技术中采用两条延迟链的方案，本发明实施例的占空比校准电路可以很大程度地节省电路面积。进一步地，而本发明实施例的占空比校准电路在工作过程中无需再进行任何中断环路的操作，提高了占空比校准流程的鲁棒性。

进一步而言，本发明实施例的占空比校准电路还可以包括逻辑模块，适于译码得到延迟链控制字；所述逻辑模块可以包括模数转换器，累加器，译码子模块。所述可控延迟链可以包括第一最小延迟单元、可控延迟链单元以及路径切换单元。所述占空比校准电路利用了经所述逻辑模块译码得到的延迟链控制字的符号位的极性，在极小的面积代价下，实现了对占空比大于50％和小于50％的输入时钟信号的校准，增加了占空比可调节范围。

进一步而言，在所述延迟链控制字的数值部分控制所述多个控制开关导通或关断之后，所述逻辑模块适于控制所述多个控制开关全部导通或者全部关断，而后，再向所述可控延迟链加载新的延迟链控制字，以避免造成时钟毛刺。

附图说明

图1是本发明实施例的一种占空比校准电路的示意性结构框图。

图2是本发明实施例的另一种占空比校准电路的示意性结构框图。

图3是本发明实施例的又一种占空比校准电路的示意性结构框图。

图4是本发明实施例的一种可控延迟链的电路图。

图5是图3所示的占空比校准电路的一种应用场景示意图。

图6是本发明实施例中的输入时钟信号、第一延迟时钟信号和第二延迟时钟信号的工作波形图。

具体实施方式

如背景技术部分所述，现有技术中的一种占空比校准电路采用一条延迟链结合鉴频鉴相器完成对时钟信号的占空比校准，然而，当时钟信号的占空比在50％附近频繁波动时，电路将会不断地在时钟信号和其反相信号之间切换，可能导致输出的时钟信号中断，占空比校准流程的鲁棒性较差；现有技术中的另一种占空比校准电路则采用两条延迟链结合鉴频鉴相器完成对时钟信号的占空比校准，由于延迟链本身面积较大，使得占空比校准电路的面积过大。

本发明实施例提供一种占空比校准电路，可以包括可控延迟链(Delay-line)、鉴频鉴相器(Phase frequency detector，简称PFD)和占空比检测模块，仅采用一条可控延迟链结合鉴频鉴相器即可完成对所述输入时钟信号的占空比校准，可以大程度地节省电路面积，并提高了占空比校准流程的鲁棒性。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1是根据本发明实施例的一种占空比校准电路的示意性结构框图。

如图1所示，占空比校准电路100可以包括：可控延迟链10、鉴频鉴相器20和占空比检测模块30。

其中，所述可控延迟链10接入输入时钟信号CLKin，适于对所述输入时钟信号CLKin提供第一延迟和第二延迟，以分别得到第一延迟时钟信号CLKR和第二延迟时钟信号CLKF，所述第二延迟受延迟链控制字DLCW[n:0]的控制且大于等于所述第一延迟，其中，n为正整数，所述第一延迟可以为0，也可以大于0，可依照所述可控延迟链10的具体结构而定。所述可控延迟链10还适于根据所述延迟链控制字DLCW[n:0]将所述第一延迟时钟信号CLKR传输至所述鉴频鉴相器20的上升沿端口UP，将第二延迟时钟信号CLKF传输至所述鉴频鉴相器20的下降沿端口，或者，将所述第二延迟时钟信号CLKF传输至所述鉴频鉴相器20的上升沿端口UP，将第一延迟时钟信号CLKR传输至所述鉴频鉴相器20的下降沿端口DN。

本领域技术人员应当理解的是，鉴频鉴相器20一般具有至少具有两个输入端，分别为上升沿端口UP和下降沿端口DN。所述鉴频鉴相器20对适于对其上升沿端口UP接入的信号的上升沿和其下降沿端口DN接入的信号的下降沿进行鉴频鉴相，并对二者进行重新组合，得到新的信号并输出。

在本实施例中，所述鉴频鉴相器20的输出端产生输出时钟信号CLKout。具体地，在所述第一延迟时钟信号CLKR和第二延迟时钟信号CLKF的频率相等的情况下，所述鉴频鉴相器20根据二者的相位，对所述第一延迟时钟信号CLKR的上升沿和所述第二延迟时钟信号CLKF的下降沿进行重新组合，或者对所述第二延迟时钟信号CLKF的上升沿和所述第一延迟时钟信号CLKR的下降沿进行重新组合，以得到周期性的所述输出时钟信号CLKout。

所述占空比检测模块30适于检测所述输出时钟信号CLKout的占空比，以得到检测结果TstValue，其中，所述延迟链控制字DLCW[n:0]是根据所述检测结果TstValue确定的。

例如，在具体实施中，当所述检测结果TstValue表明所述输出时钟信号CLKout的占空比小于50％时，所述延迟链控制字DLCW[n:0]可以控制所述可控延迟链10将所述第一延迟时钟信号CLKR传输至所述鉴频鉴相器20的上升沿端口UP，将第二延迟时钟信号CLKF传输至所述鉴频鉴相器20的下降沿端口DN，所述第二延迟大于所述第一延迟。也就是说，当所述输出时钟信号CLKout的占空比小于50％时，所述鉴频鉴相器20对所述第一延迟时钟信号CLKR的上升沿和所述第二延迟时钟信号CLKF的下降沿进行重新组合，相比于所述输入时钟信号CLKin，所得到的输出时钟信号CLKout的下降沿被延迟，其占空比增加，直到被校准为50％。例如，所述第一延迟为0，所述第二延迟大于0，则所述第一延迟时钟信号CLKR与所述输入时钟信号CLKin同相，这时，由所述第二延迟量化所述输入时钟信号CLKin的占空比被校准的程度；再例如，所述第一延迟大于0，则所述第一延迟时钟信号CLKR和第二延迟时钟信号CLKF相对于所述输入时钟信号CLKin均有延迟，这时，由所述第二延迟与第一延迟的差值量化所述输入时钟信号CLKin的占空比被校准的程度。

同理，当所述检测结果TstValue表明所述输出时钟信号CLKout的占空比大于50％时，所述延迟链控制字DLCW[n:0]可以控制所述可控延迟链10将所述第二延迟时钟信号CLKF传输至所述鉴频鉴相器20的上升沿端口UP，将第一延迟时钟信号CLKR传输至所述鉴频鉴相器20的下降沿端口DN，所述第二延迟大于所述第一延迟。也就是说，当所述输出时钟信号CLKout的占空比大于50％时，所述鉴频鉴相器20对所述第二延迟时钟信号CLKF的上升沿和所述第一延迟时钟信号CLKR的下降沿进行重新组合，相比于所述输入时钟信号CLKin，所得到的输出时钟信号CLKout的上升沿被延迟，其占空比降低，直到被校准为50％。

而当所述检测结果TstValue表明所述输出时钟信号CLKout的占空比等于50％时，所述第二延迟等于所述第一延迟，二者可以同时为0，也可以同时大于0，也即所述鉴频鉴相器20对所述第一延迟时钟信号CLKR和第二延迟信号鉴频鉴相得到的输出时钟信号CLKout与所述输入时钟信号CLKin同频且同相。

在本实施例中，所述占空比校准电路100仅采用一条可控延迟链10结合鉴频鉴相器20即可完成对所述输入时钟信号CLKin的占空比校准。在具体实施中，需要采用倍频电路(例如锁相环，但图中未示出)对所述输出时钟信号CLKout进行进一步地倍频，但是，所述倍频电路对1/f噪声有着严格的限制；在实际设计中，一般通过增大所述可控延迟链10的面积降低电路的1/f噪声，因此，所述可控延迟链10的面积较大。相比于现有技术中采用两条延迟链的方案，本发明实施例的占空比校准电路100可以很大程度地节省电路面积。此外，如背景技术部分所述，在现有技术中的另一种方案中，若检测到时钟信号的占空比小于50％，需要将所述时钟信号切换为其反相信号，这种操作会使占空比校准环路开始重新校准，进而中断后级倍频电路(例如锁相环)的使用状态，且给使用该时钟的数字系统带来风险，出现电路毛刺。而本发明实施例的占空比校准电路100在工作过程中无需再进行任何中断环路的操作，提高了占空比校准流程的鲁棒性。

图2是根据本发明实施例的另一种占空比校准电路的示意性结构框图。

一并参见图1和图2，其中，图2所示的占空比校准电路200与前文所述的占空比校准电路100的结构和原理基本相同，其主要区别在于，所述占空比检测模块30适于将所述输出时钟信号CLKout转化为电压信号TstValue(由于所述电压信号表征了所述占空比检测模块30的检测结果，因此继续用TstValue表示)，所述电压信号TstValue的幅度与所述输出时钟信号CLKout的占空比成正比，但不限于此，例如，所述占空比检测模块30还可以将所述输出时钟信号CLKout转化为电流信号或频率信号。

本实施例仅以所述占空比检测模块30将所述输出时钟信号CLKout转化为电压信号TstValue为例进行说明。在具体实施中，所述占空比检测模块30可以包括低通滤波器301，所述低通滤波器301适于通过滤除所述输出时钟信号CLKout中的高次谐波，将所述输出时钟信号CLKout转换为所述电压信号TstValue。具体地，可参见图2和图3所示，所述低通滤波器301可以包括电阻R1和电容C1，以形成一阶无源低通滤波器。由于采用阻容器件组成的低通滤波器301是本领域技术人员所熟知的电路结构，为了简化，此处不再展开介绍。需要说明的是，所述低通滤波器301不限于上述一阶无源低通滤波器，例如还可以采用更高阶次、有源或者包括感性器件的低通滤波器。

进一步而言，所述占空比校准电路200还可以包括逻辑模块40，所述逻辑模块40适于根据所述电压信号TstValue的幅度产生所述延迟链控制字DLCW[n:0]。

继续一并参见图2和图3，在具体实施中，所述逻辑模块40可以包括：模数转换器401、累加器402以及译码子模块403。

其中，所述模数转换器401适于对所述电压信号TstValue进行采样，以得到数字信号DVI。所述模数转换器401可以是专用的芯片或带有模数转换功能的电路模块、板卡等，本实施例不进行特殊限制。

在具体实施中，所述模数转换器401具有参考电压(图未示)，所述参考电压等于所述输出时钟信号CLKout的逻辑高电平和逻辑低电平的平均值，其中，所述数字信号DVI的符号和数值部分由所述电压信号TstValue与所述参考电压的比较结果确定。例如，所述输出时钟信号CLKout的逻辑低电平为0V，逻辑高电平为5V，则设置所述参考电压为2.5V，所述参考电压对应了所述输出时钟信号CLKout的占空比为50％时所述电压信号TstValue的幅度，因此可以成为占空比检测的标准。当所述输出时钟信号CLKout的占空比小于50％时，则所述电压信号TstValue的幅度小于所述参考电压，则所述数字信号DVI的符号为负；当所述输出时钟信号CLKout的占空比大于50％时，则所述电压信号TstValue的幅度大于所述参考电压，则所述数字信号DVI的符号为正。在具体实施中，所述模数转换器401可以根据所述参考电压产生多个档位的子参考电压，以供所述模数转换器401在模数转换时使用。

其中，所述累加器402适于对所述数字信号DVI中所有位(也即比特位)上的数值进行累加，以输出原码数字信号Accum_out[m:0]。其中，原码(True form)是一种计算机中对数字的二进制定点表示方法。所述原码数字信号Accum_out[m:0]具有符号位和数值部分。一般来说，其符号位即是所述原码数字信号的最高位Accum_out[m]，设置于其数值部分Accum_out[m-1:0]之前。其符号位Accum_out[m]为0表示正数，其符号位Accum_out[m]为1表示负数。

所述译码子模块403适于对所述原码数字信号Accum_out[m:0]进行译码，以得到所述延迟链控制字DLCW[n:0]。其中，所述延迟链控制字的符号位DLCW[n]是根据所述原码数字信号的符号位Accum_out[m]得到的。

例如，当所述输出时钟信号CLKout的占空比小于50％时，所述数字信号DVI的符号为负，而所述源码数字信号的Accum_out[m:0]是根据当前读取的数字信号DVI的符号和大小(也即数值部分)和所述累加器402中已累加的结果共同确定，因此所述累加器402输出的原码数字信号Accum_out[m:0]可以为负也可以为正，此时，所述延迟链控制字的符号位DLCW[n]可以被译码为0也可为1；当所述输出时钟信号CLKout的占空比大于50％时，所述数字信号DVI的符号为正，同理，所述累加器402输出的原码数字信号Accum_out[m:0]可以为正也可以为负，此时，所述延迟链控制字的符号位DLCW[n]可以被译码为1也可为0。所述延迟链控制字的符号位DLCW[n]用于控制所述可控延迟链10将所述第一延迟时钟信号CLKR和第二延迟时钟信号CLKF传输至所述鉴频鉴相器20的传输路径，也即用于控制所述可控延迟链10将所述第一延迟时钟信号CLKR和第二延迟时钟信号CLKF分别传输至所述鉴频鉴相器20的上升沿端口UP和下降沿端口DN，或者相反；所述延迟链控制字的数值部分DLCW[n-1:0]是根据所述原码数字信号的数值部分Accum_out[m-1:0]得到的，用于控制所述第二延迟的大小。

可选地，所述逻辑模块40还可以包括分频器(图未示)，所述分频器适于对所述输入时钟信号CLKin进行整数分频，以输出供所述逻辑模块40使用的时钟信号(图未示)，也即该时钟信号可作为所述模数转换器401、累加器402以及译码子模块403的控制时钟，所述分频器的分频比可用于控制所述占空比校准电路200的带宽。

由于所述逻辑模块40占用的面积极小，因此其对本发明实施例中的占空比校准电路200而言可以被忽略。

需要说明的是，所述逻辑模块40可以包括于所述占空比校准电路200，也可以外部耦接于所述占空比校准电路200，只要所述逻辑模块40可以根据所述电压信号的幅度得到所述延迟链控制字DLCW[n:0]即可。

还需要说明的是，本发明实施例并不对所述可控延迟链10的具体结构进行限制。优选地，其结构可以参见图4。如图4所示，本发明实施例的可控延迟链10可以包括：第一最小延迟单元101、可控延迟链单元102以及路径切换单元103。

其中，所述第一最小延迟单元101适于对所述输入时钟信号CLKin提供所述第一延迟，以得到第一延迟时钟信号CLKR。所述第一延迟的大小为预设的固定值。

所述可控延迟链单元102适于在所述延迟链控制字DLCW[n:0]的控制下，对所述输入时钟信号CLKin提供所述第二延迟，所述第二延迟用于提供占空比校准时精确的延迟时间，以得到所述第二延迟时钟信号CLKF，其中，所述可控延迟链单元102可以包括串联设置的第二最小延迟单元1021和多个延迟单元1022，以及与所述多个延迟单元1022一一对应耦接的多个控制开关(可参见图4中的控制开关SW1、SW2、……和SWn)，所述延迟链控制字的数值部分DLCW[n-1:0]用于控制所述多个控制开关SW1至SWn导通或关断，以控制所述第二延迟的大小。所述第一最小延迟单元101用于匹配所述第二最小延迟单元1021。所述第二最小延迟单元1021提供的延迟等于所述第一延迟，以使得当所述输出时钟信号CLKout的占空比为50％时，二者相等。

所述路径切换单元103接入所述第一延迟时钟信号CLKR和第二延迟时钟信号CLKF，当所述延迟链控制字的符号位DLCW[n]指示所述输出时钟信号CLKout的占空比小于50％时，所述路径切换单元103适于传输所述第一延迟时钟信号CLKR至所述鉴频鉴相器20的上升沿端口UP，并传输所述第二延迟时钟信号CLKF至所述鉴频鉴相器20的下降沿端口DN，当所述延迟链控制字的符号位DLCW[n]指示所述输出时钟信号CLKout的占空比大于50％时，所述路径切换单元103适于传输所述第二延迟时钟信号CLKF至所述鉴频鉴相器20的上升沿端口UP，并传输所述第一延迟时钟信号CLKR至所述鉴频鉴相器20的下降沿端口DN。

在具体实施中，所述第一最小延迟单元101、第二最小延迟单元1021和延迟单元1022可以均为缓冲器，但不限于此，只要满足所述第二最小延迟单元1021提供的延迟等于所述第一延迟即可。

由于所述第一最小延迟单元101和路径切换单元103占用的面积极小，一般采用开关器件即可实现，因此其对本发明实施例中的占空比校准电路200而言也可以被忽略。

进一步而言，所述多个控制开关SW1至SWn的第一端可以互相耦接并输出所述第二延迟时钟信号CLKF，所述多个控制开关SW1至SWn的第二端可以各自耦接所述延迟单元1022的输入端。优选地，所述延迟链控制字的数值部分DLCW[n-1:0]可以为独热码(One-hotcode)，直观来说，独热码是其中只有一个比特位为1，其他全部为0的一种码制。在具体实施中，所述独热码的位数可以与所述控制开关SW1至SWn的数量相等，也可以大于所述控制开关SW1至SWn的数量。

当所述第一最小延迟单元101、第二最小延迟单元1021和延迟单元1022均为缓冲器时，理论上它们提供的延迟均相等且大小为Td。例如，所述延迟链控制字的数值部分DLCW[n-1:0]的各个比特位与所述控制开关SW1至SWn一一对应，可选地，比特位上的值为0时，所述控制开关SW1至SWn关断，比特位上的值为1时，所述控制开关SW1至SWn导通。在具体实施中，可以根据所述第二延迟的目标值设置所述延迟链控制字的数值部分DLCW[n-1:0]，以控制所述各个控制开关SW1至SWn导通或者关断。当所述控制开关SW1导通时(其他控制开关关断)，所述各个延迟单元1022被短路，所述第二延迟等于所述第一延迟等于Td；当所述控制开关SW2导通时(其他控制开关关断)，所述第二延迟等于2×Td；……；当所述控制开关SWn导通时(其他控制开关关断)，所述第二延迟等于n×Td。

需要说明的是，所述可控延迟链10还可以采用其他结构。例如，所述可控延迟链10可以不包括所述第一最小延迟单元101，而所述可控延迟链单元102中仅包括所述多个延迟单元1022，以及与所述多个延迟单元1022一一对应耦接的多个控制开关SW1至SWn。再例如，所述多个控制开关SW1至SWn可以各自并联于所述延迟单元1022的输入端和输出端之间，对应地，所述逻辑模块40可以译码得到所述独热码以外的码制作为所述延迟链控制字的数值部分DLCW[n-1:0]。

相比于现有技术中采用双延迟链的方案而言，本发明实施例的方案仅采用一条所述可控延迟链10，额外增加的所述逻辑模块40和所述第一最小延迟单元101和路径切换单元103的面积较小，可被忽略。进一步地，所述占空比校准电路200利用了经所述逻辑模块40译码得到的延迟链控制字的符号位DLCW[n]的极性，在极小的面积代价下，实现了对占空比大于50％和小于50％的输入时钟信号CLKin的校准，增加了占空比可调节范围。

以下将一并参见图3和图5，对所述占空比校准电路200的占空比校准过程进行简述。

当所述占空比校准电路200复位(也即电路上电)时，所述延迟链控制字的数值部分DLCW[n-1:0]可以控制所述多个控制开关SW1至SWn导通，以使得所述延迟单元1022提供的延迟为0，所述输入时钟信号CLKin分别经过所述第一最小延迟单元101和第二最小延迟单元1021，输出同相位的第一延迟时钟信号CLKR和第二延迟时钟信号CLKF并传输至鉴频鉴相器20将二者的相位重新组合，所述输出时钟信号CLKout的占空比理论上仍然等于所述输入时钟信号CLKin的占空比。然后，在所述低通滤波器301将所述输出时钟信号CLKout转化为电压信号TstValue后，经过模数转换器401、累加器402和译码子模块403的作用，所述译码子模块403输出的所述延迟链控制字DLCW[n:0]。

参见图5，所述延迟链控制字的符号位DLCW[n]可以为1或0。在图5所示的例子中，当所述延迟链控制字DLCW[n:0]的最高位为0，对应于所述输出时钟信号CLKout的占空比小于50％，在实际实施中，可能根据其占空比的实际值译码得到的所述延迟链控制字的数值部分DLCW[n-1:0]分别为10…0000、01…0000、……、00…1000、00…0100、00…0010和00…0001时，对应地，所述可控延迟链单元102对所述输入时钟信号CLKin提供一定时间的延迟；所述路径切换单元103(参见图3)由所述延迟链控制字的符号位DLCW[n]单独控制，将经过延迟得到的第一延迟时钟信号CLKR和第二延迟信号分别传输至所述鉴频鉴相器20的上升沿端口UP和下降沿端口DN，以得到所述输出时钟信号CLKout，在图5的上半部分可以看到，所述输出时钟信号CLKout相比于所述输入时钟信号CLKin，其下降沿被延迟，其占空比逐渐逼近50％。当所述延迟链控制字DLCW[n:0]的最高位为1，对应于所述输出时钟信号CLKout的占空比大于50％，在实际实施中，可能根据其占空比的实际值译码同样得到上述延迟链控制字的数值部分DLCW[n-1:0]，对应地，所述可控延迟链单元102对所述输入时钟信号CLKin提供一定时间的延迟；所述路径切换单元103控制所述第二延迟时钟信号CLKF和第一延迟信号分别传输至所述鉴频鉴相器20的上升沿端口UP和下降沿端口DN，以得到所述输出时钟信号CLKout，在图5的下半部分可以看到，所述输出时钟信号CLKout相比于所述输入时钟信号CLKin，其上升沿被延迟，其占空比逐渐逼近50％。

如果在译码的过程中出现所述延迟链控制字的数值部分DLCW[n-1:0]溢出，所述延迟链控制字的数值部分DLCW[n-1:0]可以控制所述多个控制开关SW1至SWn的开关状态维持不变。

优选地，在所述延迟链控制字的数值部分DLCW[n-1:0]控制所述多个控制开关SW1至SWn导通或关断之后，所述逻辑模块40适于控制所述多个控制开关SW1至SWn全部导通或者全部关断。

可选地，所述逻辑模块40适于在控制所述多个控制开关SW1至SWn全部导通或者全部关断之后，向所述可控延迟链10加载新的延迟链控制字DLCW[n:0]。

图6示出了本实施例中的输入时钟信号CLKin、第一延迟时钟信号CLKR和第二延迟时钟信号CLKF的工作波形。如图6所示，在时间轴上，所述第二延迟时钟信号CLKF相对于所述输入时钟信号CLKin的延迟代表着所述可控延迟链10在工作的过程，而本实施例对加载新的延迟链控制字DLCW[n:0]的时序具有严格要求。因为在占空比校准过程中，可能会遇到多次校准直到得到占空比为50％的输出时钟信号CLKout的情况，在校准过程中，上述各个控制开关SW1至SWn未处于初始化状态(全部导通或者全部关断)，正在结合所述延迟单元1022对所述输入时钟信号CLKin进行延迟。为避免可能造成的时钟毛刺，要求在校准过程中，不能加载新的延迟链控制字DLCW[n:0]，也即不能变更各个控制开关SW1至SWn的开关状态。因此，所述延迟链控制字DLCW[n:0]的加载必须被严格限制在图6中的载入窗口内。

需要说明的是，本文中的“逻辑高电平”和“逻辑低电平”是相对的逻辑电平。其中，“逻辑高电平”指的是可被识别为数字信号“1”的电平范围，“逻辑低电平”指的是可被识别为数字信号“0”的电平范围，其具体电平范围并不做具体限制。

本发明实施例还公开了一种射频终端，所述射频终端包括图1所示的占空比校准电路100或图2所示的占空比校准电路200或图3所示的占空比校准电路200。在具体实施中，所述射频终端可以包括但不限于计算机、智能手机、平板电脑等各种适当的终端设备。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种占空比校准电路，其特征在于，包括：可控延迟链、鉴频鉴相器和占空比检测模块；其中，

所述可控延迟链接入输入时钟信号，适于对所述输入时钟信号提供第一延迟和第二延迟，以分别得到第一延迟时钟信号和第二延迟时钟信号，所述第二延迟受延迟链控制字的控制且大于等于所述第一延迟，所述可控延迟链还适于根据所述延迟链控制字将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，或者，将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口；

所述鉴频鉴相器的输出端产生输出时钟信号；

所述占空比检测模块适于检测所述输出时钟信号的占空比，以得到检测结果，其中，所述延迟链控制字是根据所述检测结果确定的。

2.根据权利要求1所述的占空比校准电路，其特征在于，

当所述检测结果表明所述输出时钟信号的占空比小于50％时，所述延迟链控制字控制所述可控延迟链将所述第一延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第二延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟；

当所述检测结果表明所述输出时钟信号的占空比大于50％时，所述延迟链控制字控制所述可控延迟链将所述第二延迟时钟信号传输至所述鉴频鉴相器的上升沿端口，将第一延迟时钟信号传输至所述鉴频鉴相器的下降沿端口，所述第二延迟大于所述第一延迟。

3.根据权利要求1所述的占空比校准电路，其特征在于，当所述检测结果表明所述输出时钟信号的占空比等于50％时，所述第二延迟等于所述第一延迟。

4.根据权利要求1至3任一项所述的占空比校准电路，其特征在于，所述占空比检测模块适于将所述输出时钟信号转化为电压信号，所述电压信号的幅度与所述输出时钟信号的占空比成正比。

5.根据权利要求4所述的占空比校准电路，其特征在于，所述占空比检测模块包括：低通滤波器，适于将所述输出时钟信号转换为所述电压信号。

6.根据权利要求4所述的占空比校准电路，其特征在于，还包括：逻辑模块，适于根据所述电压信号的幅度产生所述延迟链控制字。

7.根据权利要求6所述的占空比校准电路，其特征在于，所述逻辑模块包括：

模数转换器，适于对所述电压信号进行采样，以得到数字信号；

累加器，适于对所述数字信号中所有位上的数值进行累加，以输出原码数字信号；

译码子模块，适于对所述原码数字信号进行译码，以得到所述延迟链控制字，其中，所述延迟链控制字的符号位是根据所述原码数字信号的符号位得到的，用于控制所述可控延迟链将所述第一延迟时钟信号和第二延迟时钟信号传输至所述鉴频鉴相器的传输路径，所述延迟链控制字的数值部分是根据所述原码数字信号的数值部分得到的，用于控制所述第二延迟的大小。

8.根据权利要求7所述的占空比校准电路，其特征在于，所述模数转换器具有参考电压，所述参考电压等于所述输出时钟信号的逻辑高电平和逻辑低电平的平均值，其中，所述数字信号的符号和数值部分由所述电压信号与所述参考电压的比较结果确定。

9.根据权利要求7所述的占空比校准电路，其特征在于，所述可控延迟链包括：

第一最小延迟单元，适于对所述输入时钟信号提供所述第一延迟，以得到第一延迟时钟信号；

可控延迟链单元，适于在所述延迟链控制字的控制下，对所述输入时钟信号提供所述第二延迟，以得到所述第二延迟时钟信号，其中，所述可控延迟链单元包括串联设置的第二最小延迟单元和多个延迟单元，以及与所述多个延迟单元一一对应耦接的多个控制开关，所述延迟链控制字的数值部分用于控制所述多个控制开关导通或关断，所述第二最小延迟单元提供的延迟等于所述第一延迟；

路径切换单元，接入所述第一延迟时钟信号和第二延迟时钟信号，当所述延迟链控制字的符号位指示所述输出时钟信号的占空比小于50％时，所述路径切换单元适于传输所述第一延迟时钟信号至所述鉴频鉴相器的上升沿端口，并传输所述第二延迟时钟信号至所述鉴频鉴相器的下降沿端口，当所述延迟链控制字的符号位指示所述输出时钟信号的占空比大于50％时，所述路径切换单元适于传输所述第二延迟时钟信号至所述鉴频鉴相器的上升沿端口，并传输所述第一延迟时钟信号至所述鉴频鉴相器的下降沿端口。

10.根据权利要求9所述的占空比校准电路，其特征在于，所述多个控制开关的第一端互相耦接并输出所述第二延迟时钟信号，所述多个控制开关的第二端各自耦接所述延迟单元的输入端；所述延迟链控制字的数值部分为独热码，所述独热码的位数与所述控制开关的数量相等。

11.根据权利要求10所述的占空比校准电路，其特征在于，所述第一最小延迟单元、第二最小延迟单元和延迟单元均为缓冲器。

12.根据权利要求10所述的占空比校准电路，其特征在于，当所述占空比校准电路复位时，所述延迟链控制字的数值部分控制所述多个控制开关导通。

13.根据权利要求10所述的占空比校准电路，其特征在于，当所述延迟链控制字的数值部分溢出时，所述延迟链控制字的数值部分控制所述多个控制开关的开关状态维持不变。

14.根据权利要求9所述的占空比校准电路，其特征在于，在所述延迟链控制字的数值部分控制所述多个控制开关导通或关断之后，所述逻辑模块适于控制所述多个控制开关全部导通或者全部关断。

15.根据权利要求14所述的占空比校准电路，其特征在于，所述逻辑模块适于在控制所述多个控制开关全部导通或者全部关断之后，向所述可控延迟链加载新的延迟链控制字。

16.一种射频终端，其特征在于，包括权利要求1至15任一项所述的占空比校准电路。

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