CN109639266B - 一种多路信号快慢判决电路 - Google Patents

Abstract

本发明提供了一种多路信号快慢判决电路，所述多路信号快慢判决电路通过比较器门限可以同时对多路输入信号快慢进行判决，一旦检测到输入最快信号，电路会自动屏蔽其他通道信号，实现了高精准的信号判决，并且电路结构简单，可广泛应用于各种集成电路设计中。

Description

一种多路信号快慢判决电路

技术领域

本发明涉及集成电路设计领域，尤其涉及一种多路信号快慢判决电路。

背景技术

快慢判决电路的功能是判断多个输入信号(时钟信号)的上升沿/下降沿的快慢关系，在集成电路中有着广泛的应用，是时间-数字转换器(TDC，Time-Digital Converter)，鉴频鉴相器(PFD，Phase-Frequency Detector)等模块电路的核心单元。在全数字锁相环、核医学影像，激光范围探测，高能物理中检测粒子的半衰期等许多应用场合都依赖快慢判决电路鉴别微小的时间(相位)差。快慢判决电路采用全数字工艺实现，随着工艺尺寸逐渐缩小，具有可移植性好的优势。此外，全数字的快慢判决电路具有更好的噪声免疫特性，功耗也更低。

传统的快慢判决电路采用的差分对比较器输入结构通常只能对两路信号进行判决，并且其对信号相位要求严格不易实现；另一种采用敏感放大触发器(SAFF，Sensitiv-ity Amplifier Flip-Flop)结构，这种结构对输入信号要求较低，但是此种电路结构复杂，硬件消耗和功耗都比较大，不适用于集成电路设计低功耗设计。

发明内容

针对上述技术问题，本发明提供了一种多路信号快慢判决电路，所述多路信号快慢判决电路通过比较器门限可以同时对多路输入信号快慢进行判决，一旦检测到输入最快信号，电路会自动屏蔽其他通道信号，实现了高精准的信号判决。

本发明采取的技术方案具体为：一种多路信号快慢判决电路，所述电路主要包括：多路判决电路、缓冲电路、RS锁存电路以及逻辑运算电路；其中，所述多路信号快慢判决电路具体对N路信号进行快慢判决，其中N为≥2的正整数。

进一步的，所述多路判决电路具体为N路。

更进一步的，所述多路判决电路的各路均包括一个比较器，所述比较器中输入信号VIN与参考电压VREF比较，当VIN>VREF时，所述比较器对应的当前路的判决电路输出为高电平；当VIN<VREF时，所述比较器对应的当前路的判决电路输出为低电平。

优选的，所述缓冲电路由N个缓冲器组成，用于将所述判决电路判决结果信号输出。

进一步的，RS锁存电路由N个RS锁存器组成，RS锁存电路中的N个锁存器共用一个使能信号EN，当使能EN有效时，所述缓冲电路的输出BUF_OUT<N-1,0>输入到所述RS锁存电路的S端。

优选的，所述RS锁存电路实现保持0状态和置1的功能。

进一步的，所述逻辑运算电路为所述多路信号快慢判决电路的控制电路，由N路逻辑运算电路组成。

进一步的，所述逻辑运算电路为所述多路判决电路的控制电路，具体过程为：所述逻辑运算电路采集各路RS锁存器的输出信号，根据采集到的信号控制多路判决电路中各路判决电路的使能端。

优选的，所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体为：当各路模拟信号开始输入时，若第i路输入信号变化最快，所述多路逻辑运算电路输出信号LOUT<N-1,0>中只有LOUT<i>为1，其他路逻辑运算电路输出为0，其中，0≤i≤N-1。

可选的，所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体步骤为：S1、控制电路采集N路RS锁存器输出信号作为其逻辑运算的N位输入信号；

S2、第i路逻辑运算电路控制其N位输入信号中的第i位输入信号接地，其它位输入信号直接从RS锁存器的输出信号采集，其中，0≤i≤N-1；

S3、对各路逻辑运算电路经所述接地处理后的N位输入信号进行逻辑运算；

S4、将所述逻辑运算后的结果作为所述多路逻辑运算电路输出信号，实现对多路判决电路的控制。

本发明的有益效果在于，多信号快慢判决电路通过同时对多路输入信号快慢进行判决，一旦检测到输入最快信号，电路会自动屏蔽其他通道信号，实现了高精准的信号判决，并且电路结构简单，功耗低，可广泛应用于各种集成电路设计中。

附图说明

图1示出了本发明的多路信号快慢判决电路；

图2示出了3路信号快慢判决过程中信号变化情况

具体实施方式

本发明优选的提供了一种多路信号快慢判决电路，应用与集成电路设计领域，电路主要包括：多路判决电路、缓冲电路、RS锁存电路以及逻辑运算电路。

优选的，如图1所示，本实施例为N路信号的判决，其中N为≥2的正整数；具体为第0路、第1路、第2路、第3路……第N-1路，实现对N路输入信号A0、A1、A2、A3……AN-1的快慢判决；所述多路判决电路由N个比较器组成(数目取决于通路数量)，各路均包括一个比较器，具体为CMP<0>、CMP<1>、CMP<2>……CMP<N-1>，输入信号VIN与参考电压VREF比较，当VIN>VREF时，判决电路输出为高；当VIN<VREF时，输出为低。

优选的，本实施例中所述缓冲电路由N个缓冲器(数目取决于通路数量)组成，各路均包括一个缓冲器，具体为BUF<0>、BUF<1>、BUF<2>……BUF<N-1>，用于将判决电路判决结果信号输出，其输出信号为BUF_OUT<N-1,0>。

优选的，本实施例中所述RS锁存电路同样由N个RS锁存器组成(数目取决于通路数量)，各路均包括一个RS锁存器，具体为：RS<0>、RS<1>、RS<2>……RS<N-1>；多路RS锁存电路中的N个RS锁存器共用一个使能信号EN，当使能EN有效时，多路缓冲电路输出BUF_OUT<N-1,0>输入到S端，RS锁存电路实现保持多路判决电路输出信号的0状态和置1的功能；所述RS锁存电路的输出信号为所述多信号快慢判决电路的，具体为B<0>、B<1>、B<2>……B<N-1>。

进一步的，所述逻辑运算电路为多路判决电路的控制电路，由N路逻辑运算电路组成(数目取决于通路数量)，具体为：LOGIC<0>、LOGIC<1>、LOGIC<2>……LOGIC<N-1>；各路输出信号经过逻辑运算电路后返回控制判决电路的使能端，其具体过程为：

S1、控制电路采集N路RS锁存器输出信号作为各路逻辑运算电路进行逻辑运算的N位输入信号，具体为，采集N路输出信号B<0>、B<1>、B<2>……B<N-1>作为各路逻辑运算电路进行逻辑运算的N位输入信号B<N-1,0>；

S2、第i路逻辑运算电路控制其N位输入信号中的第i位输入信号接地，其它位输入信号直接从RS锁存器的输出信号采集，其中，0≤i≤N-1；具体为，第i路逻辑运算电路控制其输入信号B<N-1,0>中的第i位接地置0.

S3、对各路逻辑运算电路经所述接地处理后的N位输入信号进行逻辑运算，具体为对输入信号B<N-1,0>中的N为数据进行或非运算；

S4、将所述逻辑运算后的结果作为所述多路逻辑运算电路输出信号，实现对多路判决电路的控制。

附图2给出了本实施例实现多路信号快慢判决电路中N具体为3时，实现快慢判决过程中各部分电路的信号变化情况，其中比较器门限基准电压Vth与参考电压VREF相等,A0、A1、A2为多路信号快慢判决电路的输入信号，B0、B1、B2为多路信号快慢判决电路判决输出信号。

本实施例中逻辑运算电路通过控制第i路的逻辑运算电路的第i位输入信号接地；当各路模拟信号开始输入时，假如第i路输入信号变化最快，VIN[i]＞VREF，第i个判决电路输出最先变为1，第i个RS锁存器的输出信号B[i]率先置1，其他RS锁存器输出信号为0，此时第i路的逻辑运算电路中的输入信号，由于其第i位接地置0，而其采集的其他路的输出信号又都为0，造成第i路的逻辑运算电路中的输入信号各个位都为0，经过逻辑或非运算后，第i路的逻辑运算电路输出信号LOUT<i>为1，而其他路逻辑运算电路的输入信号由于有第i位为1，经过逻辑或非运算后输出信号为0，实现了率先置1的B[i]会使多路逻辑运算电路输出信号LOUT<N-1,0>中只有LOUT<i>为1，其他路逻辑运算电路输出为0，从而屏蔽除第i路以外的输入信号与VREF的比较；最终实现，只有信号电压最快达到VREF值的那一路输出跳变为1，实现了信号快慢判决功能。

虽然上面已经参考各种实施例描述了本发明，但是应当理解，在不脱离本发明的范围的情况下，可以进行许多改变和修改。因此，其旨在上述详细描述被认为是例示性的而非限制性的，并且应当理解，以下权利要求(包括所有等同物)旨在限定本发明的精神和范围。以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (7)

1.一种多路信号快慢判决电路，所述电路主要包括：多路判决电路、缓冲电路、RS锁存电路以及逻辑运算电路；其中，所述多路信号快慢判决电路具体对N路信号进行快慢判决，其中N为≥2的正整数；

所述多路判决电路的输出端与所述缓冲电路的输入端连接，所述缓冲电路的输出端与所述RS锁存电路的输入端连接，所述RS锁存电路的输出端与所述逻辑运算电路的输入端连接，所述逻辑运算电路的使能端与所述多路判决电路的使能端连接；

所述多路判决电路由N个比较器组成，所述比较器中输入信号VIN与参考电压VREF比较，当VIN>VREF时，所述比较器对应的当前路的判决电路输出为高电平；当VIN<VREF时，所述比较器对应的当前路的判决电路输出为低电平；

所述逻辑运算电路为所述多路判决电路的控制电路，具体过程为：所述逻辑运算电路采集各路RS锁存器的输出信号，根据采集到的信号控制多路判决电路中各路判决电路的使能端；

所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体步骤为：

S1、控制电路采集N路RS锁存器输出信号作为其逻辑运算的N位输入信号；

S2、第i路逻辑运算电路控制其N位输入信号中的第i位输入信号接地，其它位输入信号直接从RS锁存器的输出信号采集，其中，0≤i≤N-1；

S3、对各路逻辑运算电路经所述接地处理后的N位输入信号进行逻辑运算；

S4、将所述逻辑运算后的结果作为所述多路逻辑运算电路输出信号，实现对多路判决电路的控制。

2.根据权利要求1所述的多路信号快慢判决电路，其特征在于：所述多路判决电路具体为N路。

3.根据权利要求1所述的多路信号快慢判决电路，其特征在于：所述缓冲电路由N个缓冲器组成，用于将所述判决电路判决结果信号输出。

4.根据权利要求1所述的多路信号快慢判决电路，其特征在于：RS锁存电路由N个RS锁存器组成，RS锁存电路中的N个锁存器共用一个使能信号EN，当使能EN有效时，所述缓冲电路的输出BUF_OUT<N-1,0>输入到所述RS锁存电路的S端。

5.根据权利要求4所述的多路信号快慢判决电路，其特征在于：所述RS锁存电路实现保持0状态和置1的功能。

6.根据权利要求1所述的多路信号快慢判决电路，其特征在于：所述逻辑运算电路为所述多路信号快慢判决电路的控制电路，由N路逻辑运算电路组成。

7.根据权利要求6所述的多路信号快慢判决电路，其特征在于，所述根据采集到的信号控制多路判决电路中各路判决电路的使能端，具体为：当各路模拟信号开始输入时，若第i路输入信号变化最快，多路逻辑运算电路输出信号LOUT<N-1,0>中只有LOUT<i>为1，其他路逻辑运算电路输出为0，其中，0≤i≤N-1。