JPH09275333A - パルス幅伸長回路 - Google Patents

Abstract

(57)【要約】 【課題】 必要な出力パルス幅を得るために用いる遅延
素子の数を抑えることができ、これによって回路面積を
縮小する。 【解決手段】 遅延素子Ｄ１〜Ｄ３の遅延素子出力信号
Ｎ１〜Ｎ３の論理和演算によって、出力信号ＤＯのパル
ス幅を延長する。更に、遅延素子出力信号Ｎ３をコント
ロール回路１０へとフィードバックし、出力信号ＤＯの
パルス幅を延長するための循環パルス信号を生成する。
該循環パルス信号が必要な回数だけ循環することで、出
力信号ＤＯのパルス幅が効果的に延長される。なお、コ
ントロール回路１０は、循環パルス信号を必要回数だけ
循環させ、出力信号ＤＯのパルス幅が必要以上に延長さ
れ続けてしまうことが防止されている。又、コントロー
ル回路１０は、入力信号ＤＩの入力に干渉しないように
配慮されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】それぞれの入力と出力とが順
次カスケード接続される複数の遅延素子の各出力の論理
和演算によって、該カスケード接続の最も入力側の前記
遅延素子の入力に入力する入力信号の、アクティブ状態
のパルス幅が延長された出力信号を得るようにしたパル
ス幅伸長回路に係り、特に、必要な出力パルス幅を得る
ために用いる遅延素子の数を抑えることができ、これに
よって回路面積を縮小することができるパルス幅伸長回
路に関する。

【０００２】

【従来の技術】図１は、従来から用いられているパルス
伸長回路の一例の回路図である。

【０００３】このパルス伸長回路は、図示される如く、
複数の遅延素子Ｄ１〜Ｄ３と、多入力ＯＲ論理ゲートＧ
１とにより構成されている。まず遅延素子Ｄ１〜Ｄ３
は、インバータやバッファゲートを必要な遅延時間Ｄｔ
ａが得られるだけ、図２や図３に示される如く直列接続
したものである。又、多入力ＯＲ論理ゲートＧ１は、遅
延素子Ｄ１〜Ｄ３の個数をＩとすれば、合計（Ｉ＋１）
個の入力を有する。又、該多入力ＯＲ論理ゲートＧ１
は、このような複数の入力に対する論理和演算を行う。

【０００４】図４は、この従来例の動作を示すタイムチ
ャートである。

【０００５】この図４では、図１に示される各信号のタ
イムチャートが示される。即ち、当該従来例の入力する
入力信号ＤＩと、それぞれの遅延素子Ｄ１〜Ｄ３が出力
する遅延素子出力信号Ｎ１〜Ｎ３と、従来例の当該パル
ス伸長回路が出力する出力信号ＤＯのタイミングが示さ
れる。

【０００６】ここで、時刻ｔ１において、入力信号ＤＩ
のＨ状態の信号が入力される。ここで入力信号ＤＩは、
Ｈ状態がアクティブ状態となっている。又、時刻ｔ１か
らのこのアクティブ状態の入力信号ＤＩのパルス幅、即
ち時刻ｔ１から時刻ｔａまでの時間をＴＰとする。

【０００７】このように時刻ｔ１で入力された入力信号
ＤＩのパルス信号は、遅延素子Ｄ１〜Ｄ３を順次伝達
し、これら遅延素子Ｄ１〜Ｄ３それぞれからは、図示さ
れるような遅延素子出力信号Ｎ１〜Ｎ３が出力される。
ここで、これら遅延素子Ｄ１〜Ｄ３の遅延時間がいずれ
も遅延時間Ｄｔａであるとする。すると、この図３にお
いて、時刻ｔ１からｔ２までの時間、時刻ｔ２からｔ３
までの時間、及び時刻ｔ３からｔ４までの時間は、いず
れも遅延時間Ｄｔａとなる。又、遅延素子出力信号Ｎ１
の時刻ｔ２におけるパルス信号についても、遅延素子出
力信号Ｎ２の時刻ｔ３でのパルス信号についても、又、
遅延素子出力信号Ｎ３の時刻ｔ４におけるパルス信号に
ついても、いずれもパルス幅がパルス幅ＴＰとなる。

【０００８】又、この図４において、入力信号ＤＩのパ
ルス信号と、遅延素子出力信号Ｎ１のパルス信号とは、
アクティブ状態の部分がオーバラップしている。又、遅
延素子出力信号Ｎ１のパルス信号と、遅延素子出力信号
Ｎ２のパルス信号とは、アクティブ状態の部分がオーバ
ラップしている。遅延素子出力信号Ｎ２のパルス信号
と、遅延素子出力信号Ｎ３のパルス信号とは、アクティ
ブ状態の部分がオーバラップしている。従って、これら
入力信号ＤＩ及び遅延素子出力信号Ｎ１〜Ｎ３の論理和
演算結果である、当該パルス伸長回路が出力する出力信
号ＤＯは、時刻ｔ１からｔ５まで、アクティブ状態が連
続した信号となる。このようにして、当該パルス伸長回
路では、入力信号ＤＩのパルス幅ＴＰのパルス信号が、
時刻ｔ１からｔ５までのパルス幅に伸長され、出力信号
ＤＯとして出力されている。

【０００９】以上説明したようなパルス伸長回路は、様
々な回路で用いられている。例えばＲＡＭ（random acc
ess memory）の制御に用いるＡＴＤ（address transiti
on detector）信号を生成するための回路に用いられて
いる。このＡＴＤ信号は、例えばＲＡＭのビット線のイ
コライズを行う際の制御に用いられる等、ＲＡＭの様々
な制御で用いられている。

【００１０】

【発明が解決しようとする課題】しかしながら、前述の
従来例のパルス伸長回路は、比較的単純な回路構成とす
ることができるものの、出力する信号のパルス幅を長く
伸長しようとすると、これに伴って、例えば、遅延素子
Ｄ１〜Ｄ３それぞれの遅延時間Ｄｔａを延長する必要が
ある。この場合、これら遅延素子Ｄ１〜Ｄ３が内蔵する
図２や図３に示したようなインバータやバッファゲート
の個数が増大してしまい、回路面積が大きくなってしま
うという問題がある。

【００１１】あるいは、このように出力するパルス信号
のパルス幅伸長を長くしようとすると、このような遅延
素子Ｄ１〜Ｄ３の個数を増やす必要がある。この場合に
も、回路面積が増大してしまうという問題がある。

【００１２】本発明は、前記従来の問題点を解決するべ
くなされたもので、必要な出力パルス幅を得るために用
いる遅延素子の数を抑えることができ、これによって回
路面積を縮小することができるパルス伸長回路を提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】本発明は、それぞれの入
力と出力とが順次カスケード接続される複数の遅延素子
の各出力の論理和演算によって、該カスケード接続の最
も入力側の前記遅延素子の入力に入力する入力信号の、
アクティブ状態のパルス幅が延長された出力信号を得る
ようにしたパルス幅伸長回路において、いずれかの前記
遅延素子の出力から得られたフィードバック信号を入力
し、前記出力信号のパルス幅を延長するための循環パル
ス信号を生成すると共に、該循環パルス信号が循環し続
けることで、前記出力信号のアクティブ状態が延長され
続けてしまうことを防止する循環パルス停止機能を有す
るフィードバック信号生成回路と、前記循環パルス信号
が前記入力信号の入力に干渉してしまわないようにしな
がら、これら循環パルス信号及び入力信号を合成した、
前記カスケード接続の最も入力側の前記遅延素子の入力
に入力する合成循環パルス入力信号を生成する入力信号
合成回路とを備えることにより、前記課題を解決したも
のである。

【００１４】又、前記パルス伸長回路において、前記フ
ィードバック信号生成回路が、前記フィードバック信号
のアクティブ状態のパルス幅を短縮しながら前記循環パ
ルス信号を生成することで、前記循環パルス停止機能を
実現したことにより、前記課題を解決することができる
本発明のより具体的なパルス伸長回路を提供したもので
ある。

【００１５】以下、本発明の作用について簡単に説明す
る。

【００１６】まず、本発明においては、図１〜図４を用
いて前述したような従来例のパルス伸長回路が前提とな
っている。即ち、それぞれの入力と出力とが順次カスケ
ード接続される複数の遅延素子の各出力の論理和演算に
よって、該カスケード接続の最も入力側の前記遅延素子
の入力に入力する入力信号の、アクティブ状態のパルス
幅が延長された出力信号を得るようにした前述したよう
な従来例のパルス伸長回路が前提となっている。

【００１７】ここで、本発明においては、このように順
次カスケード接続される遅延素子について、いずれかの
遅延素子の出力から得られた信号（以下、フィードバッ
ク信号と称する）を用い、該フィードバック信号をフィ
ードバックして用いることで、当該パルス伸長回路が出
力する出力信号のパルス幅を延長するための循環パルス
信号を生成するようにしている。

【００１８】本発明においては、このようにいずれかの
遅延素子の出力をフィードバックして再び用いること
で、限られた数の遅延素子を何回か用いることができ、
当該パルス伸長回路が出力する出力信号のパルス幅を効
果的に伸長することができる。従って、本発明によれ
ば、必要な出力パルス幅を得るために用いる遅延素子の
数を抑えることができ、これによって回路面積を縮小す
ることができるパルス伸長回路を提供することができ
る。

【００１９】

【発明の実施の形態】以下、図を用いて本発明の実施の
形態を詳細に説明する。

【００２０】図５は、本発明が適用された実施形態のパ
ルス伸長回路の回路図である。

【００２１】本実施形態の基本的な構成は、この図５と
前述の図１とを比較して明らかな如く、前述の従来例に
対してコントロール回路１０を新たに設け、遅延素子Ｄ
３が出力する遅延素子出力信号Ｎ３をフィードバック信
号としている。又、コントロール回路１０は、このよう
なフィードバック信号の遅延素子出力信号Ｎ３に基づい
て出力信号ＤＯを効果的に伸長するようにしている。

【００２２】なお、本実施形態についてはこの図５に示
される如く遅延素子Ｄ１〜Ｄ３を合計３個用いている
が、本発明はこのようなものに限定されるものではな
い。例えば、遅延素子Ｄ１〜Ｄ３それぞれの内部回路構
成や遅延時間Ｄｔａについて限定するものではない。
又、このように用いる遅延素子Ｄ１〜Ｄ３の数について
も限定するものではない。なお、多入力ＯＲ論理ゲート
Ｇ１の入力数は、用いる遅延素子Ｄ１〜Ｄ３の個数に従
って決定される。

【００２３】図６は、本実施形態に用いられるコントロ
ール回路１０の回路図である。

【００２４】この図６に示される如く、図５に示したコ
ントロール回路１０は、遅延素子ＤＡと、ＡＮＤ論理ゲ
ートＧ２及びＧ３と、ＯＲ論理ゲートＧ４とにより構成
される。

【００２５】まず、遅延素子ＤＡと、ＡＮＤ論理ゲート
Ｇ２及びＧ３とにより、本発明のフィードバック信号生
成回路が構成される。このフィードバック信号生成回路
は、まず、複数の遅延素子Ｄ１〜Ｄ３が出力する遅延素
子出力信号Ｎ１〜Ｎ３のいずれか１つを、本発明のフィ
ードバック信号として入力する。

【００２６】ここで本発明は、このようなフィードバッ
ク信号とされる遅延素子出力信号Ｎ１〜Ｎ３を限定する
ものではない。しかしながら、カスケード接続される最
も出力側の遅延素子の出力をフィードバック信号とする
方が、当該パルス伸長回路が最終的に出力する出力信号
ＤＯのパルス幅を効果的に延長することができる。

【００２７】次に、フィードバック信号生成回路は、こ
のように入力されるフィードバック信号の遅延素子出力
信号Ｎ３に従って、出力信号ＤＯのパルス幅を延長する
ための循環パルス信号ＦＩを生成する。

【００２８】このフィードバック信号生成回路は、該循
環パルス信号ＦＩによる信号が当該パルス伸長回路内部
を循環し続けることで、出力信号ＤＯのアクティブ状態
が不必要に延長され続けてしまい、場合によってはアク
ティブ状態に永続的に保持されてしまうことを防止する
循環パルス停止機能を備えている。特に本実施形態のこ
の循環パルス停止機能は、フィードバック信号の遅延素
子出力信号Ｎ３のアクティブ状態のパルス幅を短縮しな
がら前述のフィードバック遅延信号ＥＮＡＢを生成する
ことで実現されている。

【００２９】即ち、本実施形態では、遅延素子出力信号
Ｎ３のアクティブ状態のパルス幅を、遅延素子ＤＡにお
ける遅延時間Ｄｔｂだけ短縮された循環パルス信号ＦＩ
を生成するようにしている。これによって、当該パルス
伸長回路全体を循環する循環パルス信号のアクティブ状
態のパルス幅が、循環する毎に短縮され、最終的に消滅
するようにし、このような循環パルス停止機能を実現し
ている。

【００３０】次に、本実施形態のコントロール回路１０
において、ＯＲ論理ゲートＧ４によって本発明の入力信
号合成回路が構成されている。この入力信号合成回路
は、循環パルス信号ＦＩが入力信号ＤＩの入力に干渉し
てしまわないようにしながら、これら循環パルス信号Ｆ
Ｉ及び入力信号ＤＩを合成した、カスケード接続の最も
入力側の遅延素子Ｄ１に入力する合成循環パルス入力信
号ＤＵを生成するようにしている。

【００３１】以下、タイムチャートを用いながら本実施
形態の作用について説明する。

【００３２】まず、図７は、本実施形態において遅延素
子出力信号Ｎ１のフィードバック信号を１回だけ循環に
用いる場合の動作を示すタイムチャートである。

【００３３】この図７において、又後述する図８及び図
９においては、図５あるいは図６に示した、本実施形態
のパルス伸長回路に入力する入力信号ＤＩ、及び該パル
ス伸長回路から出力される出力信号ＤＯが示される。更
に、遅延素子出力信号Ｎ１〜Ｎ３に加え、本実施形態の
特徴となるフィードバック遅延信号ＥＮＡＢ、循環パル
ス信号ＦＩ及び合成循環パルス入力信号ＤＵについても
図示されている。

【００３４】このタイムチャートにおいて、時刻ｔ１で
はパルス幅ＴＰの、Ｈ状態がアクティブ状態のパルス信
号が、入力信号ＤＩとして入力されている。時刻ｔ１か
らｔａまでの時間は、パルス幅ＴＰである。ここで入力
信号ＤＩとしてパルス信号ＰＡが入力されると、ＯＲ論
理ゲートＧ４からは合成循環パルス入力信号ＤＵとして
パルス信号ＰＢ１が出力される。このパルス信号ＰＢ１
は遅延素子Ｄ１〜Ｄ３を順次伝達し、時刻ｔ２のパルス
信号ＰＢ２、時刻ｔ３のパルス信号ＰＢ３、時刻ｔ４の
パルス信号ＰＢ４となる。

【００３５】時刻ｔ４において、入力信号ＤＩはＬ状態
であるため、フィードバック信号としてコントロール回
路１０に入力される遅延素子出力信号Ｎ３は遅延素子Ｄ
Ａに入力され、フィードバック遅延信号ＥＮＡＢとして
出力される。ここで時刻ｔ４からｔ５までの時間は、遅
延素子ＤＡの遅延時間Ｄｔｂとなる。

【００３６】次に、ＡＮＤ論理ゲートＧ３は、遅延素子
ＤＡの入力側の、フィードバック信号とされる遅延素子
出力信号Ｎ３に従った信号と、遅延素子ＤＡが出力する
フィードバック遅延信号ＥＮＡＢとの論理積演算を行
い、循環パルス信号ＦＩを生成する。

【００３７】ここで、循環パルス信号ＦＩは、基本的に
は、フィードバック信号とされる遅延素子出力信号Ｎ３
や、フィードバック遅延信号ＥＮＡＢに基づいた信号で
ある。しかしながら、この循環パルス信号ＦＩのパルス
信号ＰＤのパルス幅は、これら遅延素子出力信号Ｎ３や
フィードバック遅延信号ＥＮＡＢのパルス幅ＴＰより短
く、（ＴＰ−Ｄｔｂ）のパルス幅となっている。循環パ
ルス信号ＦＩのパルス信号ＰＤのパルス幅がこのように
遅延時間Ｄｔｂだけ短縮されることで、本実施形態では
前述のような循環パルス停止機能が実現されている。

【００３８】次に、このパルス信号ＰＤはＯＲ論理ゲー
トＧ４によって入力信号ＤＩの信号と合成され、合成循
環パルス入力信号ＤＵのパルス信号ＰＥ１となる。時刻
ｔ５のこのパルス信号ＰＥ１は遅延素子Ｄ１〜Ｄ３を順
次伝達し、図示されるごとく、時刻ｔ６のパルス信号Ｐ
Ｅ２、時刻ｔ７のパルス信号ＰＥ３、時刻ｔ８のパルス
信号ＰＥ４となる。

【００３９】又、この遅延素子出力信号Ｎ３のパルス信
号ＰＥ４はコントロール回路１０に入力され、フィード
バック遅延信号ＥＮＡＢのパルス信号ＰＥ５が生成され
る。しかしながら、このパルス信号ＰＥ５のパルス幅
は、遅延素子ＤＡの遅延時間Ｄｔｂより短いため、前述
のような循環パルス停止機能によって、該パルス信号Ｐ
Ｅ５が当該実施形態のパルス伸長回路全体を再び循環す
ることはない。

【００４０】ここで、本実施形態のパルス伸長回路が出
力する出力信号ＤＯは、多入力ＯＲ論理ゲートＧ１によ
る、合成循環パルス入力信号ＤＵ、及び遅延素子出力信
号Ｎ１〜Ｎ３の論理和演算の結果であり、従って時刻ｔ
１に入力された入力信号ＤＩのパルス幅ＴＰのパルス信
号ＰＡは、時刻ｔ１から時刻ｔ９まで、Ｈ状態のアクテ
ィブ状態のパルス幅が延長された出力信号ＤＯとされて
出力される。ここで、この図７の出力信号ＤＯ１は、図
１に示した従来例の出力信号ＤＯであり、本実施形態と
比較するため図示されている。

【００４１】まず本実施形態によれば、従来例の出力信
号ＤＯ１と同様、パルス信号ＰＢ１〜パルス信号ＰＢ４
の論理和演算によって、パルス幅ＴＰのパルス信号ＰＡ
に対して、（Ｄｔａ×３）だけ出力信号ＤＯのパルス幅
を延長することができる。更に本実施形態によれば本発
明を適用して、パルス信号ＰＥ２〜ＰＥ４の論理和演算
によって、出力信号ＤＯのパルス幅を更に、（Ｄｔａ×
３）だけ延長することができている。即ち、本実施形態
によれば、入力された入力信号ＤＩのパルス幅ＴＰのパ
ルス信号ＰＡを、（ＴＰ＋（Ｄｔａ×３）×２）のパル
ス幅に延長することができている。

【００４２】なお、入力された入力信号ＤＩの１つのパ
ルス信号に対して、チャタリングのない１つの連続した
出力信号ＤＯのパルス信号を得るためには、第１とし
て、（２×Ｄｔｂ＞ＴＰ＞Ｄｔｂ＋Ｄｔａ）の条件が成
立する必要がある。更に、（Ｄｔａ＜Ｄｔｂ）の条件も
成立する必要がある。

【００４３】次に、図８は、本実施形態における循環パ
ルス停止機能の作用を説明するためのタイムチャートで
ある。

【００４４】まずこの図８のタイムチャートの初期状態
として、合成循環パルス入力信号ＤＵ、遅延素子出力信
号Ｎ１〜Ｎ３、フィードバック遅延信号ＥＮＡＢ及び循
環パルス信号ＦＩ、出力信号ＤＯが全てＨ状態であると
する。

【００４５】このような初期状態において、時刻ｔ１で
入力信号ＤＩに、パルス幅ＴＰのパルス信号が入力され
るものとする。すると、これに伴って循環パルス信号Ｆ
Ｉが時刻ｔ１の直後に立ち下がると共に、時刻ｔ１から
遅延時間Ｄｔｂの後にフィードバック遅延信号ＥＮＡＢ
が立ち下がる。

【００４６】次にパルス幅ＴＰの後の時刻ｔ２で入力信
号ＤＩのパルス信号が立ち下がると、まず該時刻ｔ２の
直後に合成循環パルス入力信号ＤＵが立ち下がる。該合
成循環パルス入力信号ＤＵの立ち下がりは遅延素子Ｄ１
〜Ｄ３を、遅延時間Ｄｔａだけ遅延しながら順次伝達さ
れ、即ち、時刻ｔ３で遅延素子出力信号Ｎ１が立ち下が
り、時刻ｔ４で遅延素子出力信号Ｎ２が立ち下がり、時
刻ｔ５で遅延素子出力信号Ｎ３が立ち下がる。更に、時
刻ｔ５から遅延時間Ｄｔｂの後、フィードバック遅延信
号ＥＮＡＢが立ち下がる。

【００４７】ここで、時刻ｔ４からｔ５の間、遅延素子
出力信号Ｎ３のＨ状態とフィードバック遅延信号ＥＮＡ
ＢのＨ状態との論理積演算結果である、循環パルス信号
ＦＩのパルス信号が発生する。該パルス信号は合成循環
パルス入力信号ＤＵのパルス信号となり、該パルス信号
は遅延素子Ｄ１〜Ｄ３を順次伝達し、即ち、時刻ｔ５の
遅延素子出力信号Ｎ１のパルス信号となり、時刻ｔ６の
遅延素子出力信号Ｎ２のパルス信号となり、時刻ｔ７の
遅延素子出力信号Ｎ３のパルス信号となる。更に、時刻
ｔ７から遅延時間Ｄｔｂの後、遅延素子出力信号Ｎ３の
該パルス信号によってフィードバック遅延信号ＥＮＡＢ
のパルス信号が得られる。

【００４８】ここで、この図８のタイムチャートの初期
状態は前述のように、合成循環パルス入力信号ＤＵ、遅
延素子出力信号Ｎ１〜Ｎ３、フィードバック遅延信号Ｅ
ＮＡＢ、循環パルス信号ＦＩ、出力信号ＤＯがすべてＨ
状態であり、出力する出力信号ＤＯのパルス幅が無限に
延長されてしまうような状態とされている。しかしなが
ら、一旦入力信号ＤＩが入力されると、ＡＮＤ論理ゲー
トＧ２の出力がＬ状態となり、従ってＡＮＤ論理ゲート
Ｇ３が出力する循環パルス信号ＦＩが時刻ｔ１からｔ４
までＬ状態となり、最終的に出力信号ＤＯが時刻ｔ８で
Ｌ状態となる。このように本実施形態では内部状態が定
常的なＨ状態であっても、新しい入力信号ＤＩのパルス
信号の入力があれば、新しい該パルス信号のパルス幅の
延長の後、定常的なＬ状態に戻される。

【００４９】図９は、本実施形態の遅延素子を合計５個
とし、当該パルス伸長回路内部全体を循環パルス信号が
２回循環するようにした場合のタイムチャートである。

【００５０】この図９のタイムチャートの前提として、
遅延素子が合計５個用いられ、従ってカスケード接続さ
れるこれら遅延素子が、入力側から順に遅延素子Ｄ１〜
Ｄ５とされている。又、これら遅延素子Ｄ１〜Ｄ５の出
力は、それぞれ遅延素子出力信号Ｎ１〜Ｎ５となってい
る。又、このような遅延素子の数に応じて、多入力ＯＲ
論理ゲートＧ１の入力数は合計６入力とされている。

【００５１】このようなパルス伸長回路において入力信
号ＤＩのパルス幅ＴＰについて、（３Ｄｔｂ＞ＴＰ＞２
Ｄｔｂ）の条件が成立する場合、パルス伸長回路内全体
を循環パルス信号が２回循環するようになる。

【００５２】例えばこの図９では、時刻ｔ１で入力信号
ＤＩのパルス信号ＰＦが入力されると、合成循環パルス
入力信号ＤＵのパルス信号ＰＧ１となり、遅延素子Ｄ１
〜Ｄ５を遅延時間Ｄｔａだけ順次遅延しながらパルス信
号ＰＧ２〜ＰＧ６が得られる。更に該パルス信号ＰＧ６
から遅延時間Ｄｔｂの後、時刻ｔ２でフィードバック遅
延信号ＥＮＡＢのパルス信号ＰＧ７が得られる。

【００５３】又この時刻ｔ２の後には、第１回目の循環
パルス信号の循環として、パルス信号ＰＨ１〜ＰＨ７が
得られる。更に時刻ｔ３からは、第２回目の循環パルス
信号の循環として、パルス信号ＰＪ１〜ＰＪ７が得られ
る。

【００５４】ここで、この図９の出力信号ＤＯ１は、前
述した図１の従来例における遅延素子を合計５個とした
比較例である。このような比較例の出力信号ＤＯ（即ち
図９ではＤＯ１）に対して、本実施形態によれば、出力
信号ＤＯを更に〔（Ｄｔａ×５）×２〕だけ伸長するこ
とができる。

【００５５】なお、本実施形態においてこのように効果
的に延長される出力信号ＤＯにおいて、入力される１つ
の入力信号ＤＩのパルス信号に対して出力信号ＤＯがチ
ャタリングしないためには、次に述べる３つの条件が成
立する必要がある。第１に、（３×Ｄｔｂ＞ＴＰ＞２×
Ｄｔｂ＋Ｄｔａ）が成立する必要がある。第２に、遅延
時間Ｄｔｂは遅延時間Ｄｔａより長い必要がある。第３
に、下記の数式に示される条件が成立する必要がある。

【００５６】 Ｋ＜Ｊ×（Ｄｔａ／Ｄｔｂ）＋１−（ＴＰａ／Ｄｔｂ）…（１）

【００５７】ここで上記（１）式において、Ｊは遅延素
子の段数であり、Ｋは当該パルス伸長回路全体を循環す
る循環パルス信号の循環回数である。又、ＴＰａは、最
後に伝搬する信号のパルス幅である。上記（１）式に示
される如く、循環パルス信号の循環回数を増やすために
は、遅延素子の段数Ｊも増やす必要がある。

【００５８】以上説明した通り、本実施形態によれば、
例えば前述の図７のタイムチャートの場合には本発明を
適用して、図１に示した従来例に対して出力信号ＤＯ
を、（Ｄｔａ×３）だけ更に延長することができる。
又、図９に示されるような場合には、前述の比較例に対
して出力信号ＤＯの伸長を、更に〔（Ｄｔａ×５）×
２〕だけ行うことができる。本実施形態は従来例や比較
例に対してコントロール回路１０を備えたものであり、
従来例や比較例に対して素子数が多くなる遅延素子の数
を増加させることなくパルス幅の伸長を行うことが可能
となっている。遅延素子は図２や図３を用いて前述した
如く、必要な遅延時間を得るためにインバータやバッフ
ァゲートを多数用いることになり、必要となる論理ゲー
トが増大してしまう。このような遅延素子に対して、本
実施形態のコントロール回路１０の論理ゲート数は少な
く、回路面積の縮小を図ることができる。従って、本実
施形態によれば必要な出力パルス幅を得るために用いる
遅延素子の数を抑えることができ、これによって回路面
積を縮小することができるパルス伸長回路を提供するこ
とができるという優れた効果を得ることができる。

【００５９】

【発明の効果】以上説明した通り、本発明によれば、必
要な出力パルス幅を得るために用いる遅延素子の数を抑
えることができ、これによって回路面積を縮小すること
ができるパルス伸長回路を提供することができるとい
う、優れた効果を得ることができる。

【図面の簡単な説明】

【図１】従来のパルス伸長回路の回路図

【図２】パルス伸長回路に用いる遅延素子の第１例の回
路図

【図３】パルス伸長回路に用いる遅延素子の第２例の回
路図

【図４】上記従来例の動作を示すタイムチャート

【図５】本発明が適用されたパルス伸長回路の実施形態
の回路図

【図６】上記実施形態に用いられるコントロール回路１
０の回路図

【図７】前記実施形態の動作を示すタイムチャート

【図８】前記実施形態における循環パルス停止機能の作
用を示すタイムチャート

【図９】前記実施形態において循環パルス信号が２回循
環する場合の動作を示すタイムチャート

【符号の説明】

１０…コントロール回路 Ｂ…バッファゲート Ｄ１〜Ｄ５、ＤＡ…遅延素子 ＤＩ…入力信号 ＤＯ、ＤＯ１…出力信号 Ｄｔａ、Ｄｔｂ…遅延時間 ＤＵ…合成循環パルス入力信号 ＥＮＡＢ…フィードバック遅延信号 ＦＩ…循環パルス信号 Ｇ１…多入力ＯＲ論理ゲート Ｇ２、Ｇ３…ＡＮＤ論理ゲート Ｇ４…ＯＲ論理ゲート Ｉ…インバータ Ｎ１〜Ｎ５…遅延素子出力信号 ＰＡ、ＰＢ１〜ＰＢ５、ＰＤ、ＰＥ１〜ＰＥ５、ＰＦ、
ＰＧ１〜ＰＧ７、ＰＨ１〜ＰＨ７、ＰＪ１〜ＰＪ７…パ
ルス信号 ｔ１〜ｔ９、ｔａ…時刻 ＴＰ、ＴＰＡ…パルス幅

Claims (2)

【特許請求の範囲】
1. 【請求項１】それぞれの入力と出力とが順次カスケード
   接続される複数の遅延素子の各出力の論理和演算によっ
   て、該カスケード接続の最も入力側の前記遅延素子の入
   力に入力する入力信号の、アクティブ状態のパルス幅が
   延長された出力信号を得るようにしたパルス幅伸長回路
   において、 いずれかの前記遅延素子の出力から得られたフィードバ
   ック信号を入力し、前記出力信号のパルス幅を延長する
   ための循環パルス信号を生成すると共に、該循環パルス
   信号が循環し続けることで、前記出力信号のアクティブ
   状態が延長され続けてしまうことを防止する循環パルス
   停止機能を有するフィードバック信号生成回路と、 前記循環パルス信号が前記入力信号の入力に干渉してし
   まわないようにしながら、これら循環パルス信号及び入
   力信号を合成した、前記カスケード接続の最も入力側の
   前記遅延素子の入力に入力する合成循環パルス入力信号
   を生成する入力信号合成回路とを備えていることを特徴
   とするパルス幅伸長回路。
2. 【請求項２】前記フィードバック信号生成回路が、前記
   フィードバック信号のアクティブ状態のパルス幅を短縮
   しながら前記循環パルス信号を生成することで、前記循
   環パルス停止機能を実現したことを特徴とするパルス幅
   伸長回路。