JPH1131024A - 半導体集積回路および半導体集積回路システム - Google Patents
半導体集積回路および半導体集積回路システムInfo
- Publication number
- JPH1131024A JPH1131024A JP9186699A JP18669997A JPH1131024A JP H1131024 A JPH1131024 A JP H1131024A JP 9186699 A JP9186699 A JP 9186699A JP 18669997 A JP18669997 A JP 18669997A JP H1131024 A JPH1131024 A JP H1131024A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- semiconductor integrated
- signal
- integrated circuit
- skew
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
- Memory System (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 高速動作を行うクロック同期式の半導体集積
回路は、配線負荷の大きさの違い等に起因したクロック
と各信号とのスキューが問題になっている。 【解決手段】 同期クロックCLK と所定の回路１から入
力する信号ExtA2, ExtB2とのスキューを低減するスキュ
ー低減回路５を備えた半導体集積回路２であって、前記
スキュー低減回路５は、前記同期クロックCLK と前記所
定の回路１からの入力信号ExtA2, ExtB2とのスキューを
低減する情報を使用して、該半導体集積回路２から該所
定の回路１へ出力する信号の位相を制御し、該所定の回
路１で受け取る信号ExtA1, ExtB1のスキューを低減する
ように構成する。
回路は、配線負荷の大きさの違い等に起因したクロック
と各信号とのスキューが問題になっている。 【解決手段】 同期クロックCLK と所定の回路１から入
力する信号ExtA2, ExtB2とのスキューを低減するスキュ
ー低減回路５を備えた半導体集積回路２であって、前記
スキュー低減回路５は、前記同期クロックCLK と前記所
定の回路１からの入力信号ExtA2, ExtB2とのスキューを
低減する情報を使用して、該半導体集積回路２から該所
定の回路１へ出力する信号の位相を制御し、該所定の回
路１で受け取る信号ExtA1, ExtB1のスキューを低減する
ように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路およ
び半導体集積回路システムに関し、特に、高速動作を行
うクロック同期式の半導体集積回路に関する。近年、Ｃ
ＰＵ（Central Processing Unit:マイクロプロセッサ)
の動作周波数（動作クロック）および性能の向上には著
しいものがあり、これに伴って、ＤＲＡＭ（Dynamic Ra
ndom Access Memory) 等のメモリに対しても高速動作が
要求されている。そこで、クロックの高速化と共に、例
えば、クロックの立ち上がりタイミングだけでなくクロ
ックの立ち下がりタイミングにおいてもデータアクセス
を行うＤＤＲ（Double Data Rate）型のＤＲＡＭ等も提
案されている。このように、アクセス−アクセス間隔或
いはクロック周波数が短くなると、例えば、ＣＰＵとメ
モリ間でデータの転送を行う各配線（データバス）の配
線負荷に起因する遅延と、ＣＰＵおよび各メモリに対し
て同期クロックを供給する配線（クロック線）の配線負
荷に起因する遅延とが異なって、各信号間のスキューが
問題になってくる。そこで、各信号間のスキューを低減
させることのできる半導体集積回路の提供が要望されて
いる。
び半導体集積回路システムに関し、特に、高速動作を行
うクロック同期式の半導体集積回路に関する。近年、Ｃ
ＰＵ（Central Processing Unit:マイクロプロセッサ)
の動作周波数（動作クロック）および性能の向上には著
しいものがあり、これに伴って、ＤＲＡＭ（Dynamic Ra
ndom Access Memory) 等のメモリに対しても高速動作が
要求されている。そこで、クロックの高速化と共に、例
えば、クロックの立ち上がりタイミングだけでなくクロ
ックの立ち下がりタイミングにおいてもデータアクセス
を行うＤＤＲ（Double Data Rate）型のＤＲＡＭ等も提
案されている。このように、アクセス−アクセス間隔或
いはクロック周波数が短くなると、例えば、ＣＰＵとメ
モリ間でデータの転送を行う各配線（データバス）の配
線負荷に起因する遅延と、ＣＰＵおよび各メモリに対し
て同期クロックを供給する配線（クロック線）の配線負
荷に起因する遅延とが異なって、各信号間のスキューが
問題になってくる。そこで、各信号間のスキューを低減
させることのできる半導体集積回路の提供が要望されて
いる。
【０００２】
【従来の技術】図１は半導体集積回路が適用されるシス
テムの一例を示すブロック図である。図１において、参
照符号１０１は第１の半導体集積回路（ＣＰＵ）を示
し、また、１０２は第２の半導体集積回路（半導体記憶
装置：メモリ；ＤＲＡＭ）を示している。
テムの一例を示すブロック図である。図１において、参
照符号１０１は第１の半導体集積回路（ＣＰＵ）を示
し、また、１０２は第２の半導体集積回路（半導体記憶
装置：メモリ；ＤＲＡＭ）を示している。
【０００３】図１に示されるように、例えば、ＣＰＵ１
０１およびメモリ１０２は、同期クロックＣＬＫが供給
されるクロック線１３１、並びに、それぞれデータＥｘ
ｔＡおよびＥｘｔＢが転送されるデータ線（データバ
ス）１３２，１３３等を介して接続されている。ところ
で、クロックＣＬＫの速度（周波数）が、例えば、百Ｍ
Ｈz を越えるような高速になると、これらのクロック線
１３１およびデータ線１３２，１３３等における配線負
荷の大きさの違いに起因して、転送される信号の速度
（遅延時間、或いは、位相）の違いが無視できなくな
る。
０１およびメモリ１０２は、同期クロックＣＬＫが供給
されるクロック線１３１、並びに、それぞれデータＥｘ
ｔＡおよびＥｘｔＢが転送されるデータ線（データバ
ス）１３２，１３３等を介して接続されている。ところ
で、クロックＣＬＫの速度（周波数）が、例えば、百Ｍ
Ｈz を越えるような高速になると、これらのクロック線
１３１およびデータ線１３２，１３３等における配線負
荷の大きさの違いに起因して、転送される信号の速度
（遅延時間、或いは、位相）の違いが無視できなくな
る。
【０００４】すなわち、例えば、ＣＰＵ１０１からメモ
リ１０２へデータ転送をする時に、メモリ１０２におい
て、転送されたデータ（ＥｘｔＡ，ＥｘｔＢ）とクロッ
クＣＬＫとの間にスキューが存在し、メモリの動作速度
を高速化する上での障害になっている。そこで、この各
信号間におけるスキューを低減するスキュー低減回路
（１０５）を備えたＤＲＡＭが研究・開発されている。
リ１０２へデータ転送をする時に、メモリ１０２におい
て、転送されたデータ（ＥｘｔＡ，ＥｘｔＢ）とクロッ
クＣＬＫとの間にスキューが存在し、メモリの動作速度
を高速化する上での障害になっている。そこで、この各
信号間におけるスキューを低減するスキュー低減回路
（１０５）を備えたＤＲＡＭが研究・開発されている。
【０００５】図２は図１のシステムにおける関連技術と
しての半導体集積回路（スキュー低減回路を備えたＤＲ
ＡＭ）を概略的に示すブロック図である。図２におい
て、参照符号１０５はスキュー低減回路、１０６はメモ
リ部、１４１ａ，１４１ｂは入力バッファ、１４２ａ，
１４２ｂは出力トランジスタ、１４３ａ，１４３ｂはラ
ッチ回路、そして、１４４ａ，１４４ｂは出力バッファ
を示している。
しての半導体集積回路（スキュー低減回路を備えたＤＲ
ＡＭ）を概略的に示すブロック図である。図２におい
て、参照符号１０５はスキュー低減回路、１０６はメモ
リ部、１４１ａ，１４１ｂは入力バッファ、１４２ａ，
１４２ｂは出力トランジスタ、１４３ａ，１４３ｂはラ
ッチ回路、そして、１４４ａ，１４４ｂは出力バッファ
を示している。
【０００６】図２に示されるように、スキュー低減回路
（De-skew circuit)１０５は、クロック線１３１を介し
て供給されるクロックＣＬＫと、データ線１３２および
１３３を介してＣＰＵ１０１から供給される各データ
（例えば、書き込みデータ）ＥｘｔＡおよびＥｘｔＢと
のスキューを低減させるために、それぞれシフトレジス
タ１５２ａ，１５２ｂ、遅延回路（入力用遅延回路）１
５３ａ，１５３ｂ、および、位相比較回路１５５ａ，１
５５ｂを備えて構成されている。なお、これらシフトレ
ジスタ１５２ａ，１５２ｂ、入力用遅延回路１５３ａ，
１５３ｂ、および、位相比較回路１５５ａ，１５５ｂ
は、各データＥｘｔＡ，ＥｘｔＢを転送するデータ線１
３２，１３３の数に応じて設けられることになる。
（De-skew circuit)１０５は、クロック線１３１を介し
て供給されるクロックＣＬＫと、データ線１３２および
１３３を介してＣＰＵ１０１から供給される各データ
（例えば、書き込みデータ）ＥｘｔＡおよびＥｘｔＢと
のスキューを低減させるために、それぞれシフトレジス
タ１５２ａ，１５２ｂ、遅延回路（入力用遅延回路）１
５３ａ，１５３ｂ、および、位相比較回路１５５ａ，１
５５ｂを備えて構成されている。なお、これらシフトレ
ジスタ１５２ａ，１５２ｂ、入力用遅延回路１５３ａ，
１５３ｂ、および、位相比較回路１５５ａ，１５５ｂ
は、各データＥｘｔＡ，ＥｘｔＢを転送するデータ線１
３２，１３３の数に応じて設けられることになる。
【０００７】この図２に示すメモリ（ＤＲＡＭ：半導体
記憶装置）は、各データ線１３２，１３３および入力バ
ッファ１４１ａ，１４１ｂを介して供給される信号Ａ
０，Ｂ０に対して、遅延回路１５３ａ，１５３ｂを設
け、該遅延回路１５３ａ，１５３ｂの出力信号Ａ１，Ｂ
１をラッチ回路１４３ａ，１４３ｂへ供給するようにな
っている。ここで、遅延回路１５３ａ，１５３ｂは、Ｄ
ＬＬ回路（Delay Locked Loop Circuit ）の一部を構成
している。遅延回路１５３ａ，１５３ｂにおける遅延量
（遅延段の数）は、シフトレジスタ１５２ａ，１５２ｂ
により規定され、該シフトレジスタ１５２ａ，１５２ｂ
に設定される値（遅延段の数に対応）は、遅延部１５１
を介して供給されるクロックＣＬＫと遅延回路１５３
ａ，１５３ｂの出力とを位相比較し、スキューが最小と
なるように（同期するように）して決められる。
記憶装置）は、各データ線１３２，１３３および入力バ
ッファ１４１ａ，１４１ｂを介して供給される信号Ａ
０，Ｂ０に対して、遅延回路１５３ａ，１５３ｂを設
け、該遅延回路１５３ａ，１５３ｂの出力信号Ａ１，Ｂ
１をラッチ回路１４３ａ，１４３ｂへ供給するようにな
っている。ここで、遅延回路１５３ａ，１５３ｂは、Ｄ
ＬＬ回路（Delay Locked Loop Circuit ）の一部を構成
している。遅延回路１５３ａ，１５３ｂにおける遅延量
（遅延段の数）は、シフトレジスタ１５２ａ，１５２ｂ
により規定され、該シフトレジスタ１５２ａ，１５２ｂ
に設定される値（遅延段の数に対応）は、遅延部１５１
を介して供給されるクロックＣＬＫと遅延回路１５３
ａ，１５３ｂの出力とを位相比較し、スキューが最小と
なるように（同期するように）して決められる。
【０００８】ここで、クロック（同期クロック）ＣＬＫ
に対して所定の遅延量を与える遅延部１５１は、クロッ
クＣＬＫをデータＥｘｔＡおよびＥｘｔＢよりも遅れた
タイミングとし、データＥｘｔＡおよびＥｘｔＢを遅延
回路１５３ａ，１５３ｂにより遅延して該クロックＣＬ
Ｋとのタイミングを合わせるために設けられている。な
お、上記のクロックＣＬＫと遅延回路１５３ａ，１５３
ｂの出力との比較およびシフトレジスタ１５２ａ，１５
２ｂによる遅延段数の設定は、例えば、キャリブレーシ
ョンモードを設け、該キャリブレーションモードにおい
てだけ行うようになっている。
に対して所定の遅延量を与える遅延部１５１は、クロッ
クＣＬＫをデータＥｘｔＡおよびＥｘｔＢよりも遅れた
タイミングとし、データＥｘｔＡおよびＥｘｔＢを遅延
回路１５３ａ，１５３ｂにより遅延して該クロックＣＬ
Ｋとのタイミングを合わせるために設けられている。な
お、上記のクロックＣＬＫと遅延回路１５３ａ，１５３
ｂの出力との比較およびシフトレジスタ１５２ａ，１５
２ｂによる遅延段数の設定は、例えば、キャリブレーシ
ョンモードを設け、該キャリブレーションモードにおい
てだけ行うようになっている。
【０００９】図３は図２のスキュー低減回路１０５の動
作を説明するためのタイミング図である。図３における
ラッチ回路１４３ａおよび１４３ｂのデータ取り込みタ
イミングを制御するクロックＣＬＫＡおよびＣＬＫＢ
と、該ラッチ回路１４３ａおよび１４３ｂに入力される
信号Ａ１およびＢ１との比較から明らかなように、異な
る信号線（データ線）１３２および１３３を介してＣＰ
Ｕ（１０１）から転送されるデータＥｘｔＡおよびＥｘ
ｔＢとクロック線１３１を介して供給されるクロックＣ
ＬＫとの間のスキューが低減されているのが判る。すな
わち、スキュー低減回路１０５により、データウィンド
ウＤＷ１の大きさ（ウインドウ幅）を、データウィンド
ウＤＷ２と小さく（狭く）することができ、その結果、
ラッチ回路１４３ａおよび１４３ｂの出力信号Ａ２およ
びＢ２のデータ保持期間を短くして高速動作を行うこと
が可能になる。
作を説明するためのタイミング図である。図３における
ラッチ回路１４３ａおよび１４３ｂのデータ取り込みタ
イミングを制御するクロックＣＬＫＡおよびＣＬＫＢ
と、該ラッチ回路１４３ａおよび１４３ｂに入力される
信号Ａ１およびＢ１との比較から明らかなように、異な
る信号線（データ線）１３２および１３３を介してＣＰ
Ｕ（１０１）から転送されるデータＥｘｔＡおよびＥｘ
ｔＢとクロック線１３１を介して供給されるクロックＣ
ＬＫとの間のスキューが低減されているのが判る。すな
わち、スキュー低減回路１０５により、データウィンド
ウＤＷ１の大きさ（ウインドウ幅）を、データウィンド
ウＤＷ２と小さく（狭く）することができ、その結果、
ラッチ回路１４３ａおよび１４３ｂの出力信号Ａ２およ
びＢ２のデータ保持期間を短くして高速動作を行うこと
が可能になる。
【００１０】なお、メモリ部１０６から出力される信号
（データ：読み出しデータ）は、出力バッファ１４４
ａ，１４４ｂ、出力トランジスタ１４２ａ，１４２ｂ、
および、データ線１３２，１３３を介してＣＰＵ１０１
へ転送されるようになっている。
（データ：読み出しデータ）は、出力バッファ１４４
ａ，１４４ｂ、出力トランジスタ１４２ａ，１４２ｂ、
および、データ線１３２，１３３を介してＣＰＵ１０１
へ転送されるようになっている。
【００１１】
【発明が解決しようとする課題】上述した図１〜図３に
示す半導体集積回路（メモリ）１０２において、スキュ
ー低減回路１０５は、あくまでもデータをＣＰＵ１０１
から受けとる際（データ入力時：書き込みデータ）に機
能するものであり、該メモリ１０２からデータを出力す
る際（データ出力出力：読み出しデータ）には機能せ
ず、例えば、該メモリ１０２からの読み出しデータを受
け取るＣＰＵ１０１側でのスキューに対しては何ら考慮
されていなかった。
示す半導体集積回路（メモリ）１０２において、スキュ
ー低減回路１０５は、あくまでもデータをＣＰＵ１０１
から受けとる際（データ入力時：書き込みデータ）に機
能するものであり、該メモリ１０２からデータを出力す
る際（データ出力出力：読み出しデータ）には機能せ
ず、例えば、該メモリ１０２からの読み出しデータを受
け取るＣＰＵ１０１側でのスキューに対しては何ら考慮
されていなかった。
【００１２】しかしながら、例えば、ＣＰＵ１０１側に
スキュー低減回路を設ける場合、ＣＰＵ１０１が複数の
メモリＩＣ或いはメモリモジュールからのデータを受け
取るように構成されていると、データを出力する各メモ
リＩＣ（メモリモジュール）によってもスキューが異な
ることになり、キャリブレーションモードによる固定的
なスキュー補正では対応することが困難であるだけでな
く、スキューを補正する大きさ（遅延量）も大きなもの
となって回路規模が増大することにもなる。
スキュー低減回路を設ける場合、ＣＰＵ１０１が複数の
メモリＩＣ或いはメモリモジュールからのデータを受け
取るように構成されていると、データを出力する各メモ
リＩＣ（メモリモジュール）によってもスキューが異な
ることになり、キャリブレーションモードによる固定的
なスキュー補正では対応することが困難であるだけでな
く、スキューを補正する大きさ（遅延量）も大きなもの
となって回路規模が増大することにもなる。
【００１３】本発明は、上述した関連技術としての半導
体集積回路が有する課題に鑑み、所定の回路から入力す
る信号のスキューを低減するだけでなく、所定の回路へ
出力する信号に対しても入力信号のスキュー情報を利用
して、該半導体集積回路から出力される信号を受け取る
所定の回路においてもスキューの低減を図ることを目的
とする。
体集積回路が有する課題に鑑み、所定の回路から入力す
る信号のスキューを低減するだけでなく、所定の回路へ
出力する信号に対しても入力信号のスキュー情報を利用
して、該半導体集積回路から出力される信号を受け取る
所定の回路においてもスキューの低減を図ることを目的
とする。
【００１４】
【課題を解決するための手段】本発明によれば、同期ク
ロックと所定の回路から入力する信号とのスキューを低
減するスキュー低減回路を備えた半導体集積回路であっ
て、前記スキュー低減回路は、前記同期クロックと前記
所定の回路からの入力信号とのスキューを低減する情報
を使用して、該半導体集積回路から該所定の回路へ出力
する信号の位相を制御するようになっていることを特徴
とする半導体集積回路が提供される。
ロックと所定の回路から入力する信号とのスキューを低
減するスキュー低減回路を備えた半導体集積回路であっ
て、前記スキュー低減回路は、前記同期クロックと前記
所定の回路からの入力信号とのスキューを低減する情報
を使用して、該半導体集積回路から該所定の回路へ出力
する信号の位相を制御するようになっていることを特徴
とする半導体集積回路が提供される。
【００１５】本発明の半導体集積回路におけるスキュー
低減回路は、同期クロックと所定の回路から入力する信
号とのスキューを低減するだけでなく、この同期クロッ
クと所定の回路からの入力信号とのスキューを低減する
情報を使用して、半導体集積回路から所定の回路へ出力
する信号の位相も制御するようになっている。これによ
り、所定の回路から入力する信号のスキューを低減する
ことができるだけでなく、半導体集積回路から出力され
る信号を受け取る所定の回路においてもスキューの低減
が可能になる。
低減回路は、同期クロックと所定の回路から入力する信
号とのスキューを低減するだけでなく、この同期クロッ
クと所定の回路からの入力信号とのスキューを低減する
情報を使用して、半導体集積回路から所定の回路へ出力
する信号の位相も制御するようになっている。これによ
り、所定の回路から入力する信号のスキューを低減する
ことができるだけでなく、半導体集積回路から出力され
る信号を受け取る所定の回路においてもスキューの低減
が可能になる。
【００１６】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体集積回路の実施例を説明する。図４は本発明に
係る半導体集積回路が適用されるシステムの一例を示す
ブロック図である。図４において、参照符号１は所定の
回路（第１の半導体集積回路：ＣＰＵ）を示し、２は半
導体集積回路（第２の半導体集積回路：メモリ；ＤＲＡ
Ｍ）を示し、そして、５はメモリ２に設けられたスキュ
ー低減回路を示している。
る半導体集積回路の実施例を説明する。図４は本発明に
係る半導体集積回路が適用されるシステムの一例を示す
ブロック図である。図４において、参照符号１は所定の
回路（第１の半導体集積回路：ＣＰＵ）を示し、２は半
導体集積回路（第２の半導体集積回路：メモリ；ＤＲＡ
Ｍ）を示し、そして、５はメモリ２に設けられたスキュ
ー低減回路を示している。
【００１７】図４に示されるように、例えば、ＣＰＵ１
およびメモリ２は、同期クロックＣＬＫが供給されるク
ロック線３１、並びに、それぞれデータＥｘｔＡ１，Ｅ
ｘｔＡ２およびＥｘｔＢ１，ＥｘｔＢ２が転送されるデ
ータ線（データバス）３２，３３等を介して接続されて
いる。ここで、データＥｘｔＡ１およびＥｘｔＢ１はＣ
ＰＵ１の入出力部におけるデータ（ＣＰＵ１からの信号
はデータバス３２，３３による遅延の影響の無い信号で
あり、また、メモリ２からの信号はデータバス３２，３
３による遅延の影響を受けた信号である）を示し、デー
タＥｘｔＡ２およびＥｘｔＢ２はメモリ２の入出力部に
おけるデータ（ＣＰＵ１からの信号はデータバス３２，
３３による遅延の影響を受けた信号であり、また、メモ
リ２からの信号はデータバス３２，３３による遅延の影
響の無い信号である）を示している。
およびメモリ２は、同期クロックＣＬＫが供給されるク
ロック線３１、並びに、それぞれデータＥｘｔＡ１，Ｅ
ｘｔＡ２およびＥｘｔＢ１，ＥｘｔＢ２が転送されるデ
ータ線（データバス）３２，３３等を介して接続されて
いる。ここで、データＥｘｔＡ１およびＥｘｔＢ１はＣ
ＰＵ１の入出力部におけるデータ（ＣＰＵ１からの信号
はデータバス３２，３３による遅延の影響の無い信号で
あり、また、メモリ２からの信号はデータバス３２，３
３による遅延の影響を受けた信号である）を示し、デー
タＥｘｔＡ２およびＥｘｔＢ２はメモリ２の入出力部に
おけるデータ（ＣＰＵ１からの信号はデータバス３２，
３３による遅延の影響を受けた信号であり、また、メモ
リ２からの信号はデータバス３２，３３による遅延の影
響の無い信号である）を示している。
【００１８】図５は図４のシステムにおける本発明の半
導体集積回路の一実施例（スキュー低減回路を備えたＤ
ＲＡＭ）を概略的に示すブロック図である。図５におい
て、参照符号５はスキュー低減回路、６はメモリ部、４
１ａ，４１ｂは入力バッファ、４２ａ，４２ｂは出力ト
ランジスタ、４３ａ，４３ｂはラッチ回路、そして、４
４ａ，４４ｂは出力バッファを示している。
導体集積回路の一実施例（スキュー低減回路を備えたＤ
ＲＡＭ）を概略的に示すブロック図である。図５におい
て、参照符号５はスキュー低減回路、６はメモリ部、４
１ａ，４１ｂは入力バッファ、４２ａ，４２ｂは出力ト
ランジスタ、４３ａ，４３ｂはラッチ回路、そして、４
４ａ，４４ｂは出力バッファを示している。
【００１９】図５に示されるように、スキュー低減回路
５は、クロック線３１を介して供給されるクロックＣＬ
Ｋと、データ線３２および３３を介してＣＰＵ１から供
給される各データ（例えば、書き込みデータ）ＥｘｔＡ
２およびＥｘｔＢ２とのスキューを低減させるために、
それぞれシフトレジスタ５２ａ，５２ｂ、入力用遅延回
路５３ａ，５３ｂ、および、位相比較回路５５ａ，５５
ｂを備えて構成されている。さらに、スキュー低減回路
５は、出力バッファ４４ａ，４４ｂと出力トランジスタ
４２ａ，４２ｂとの間に挿入された出力用遅延回路５４
ａ，５４ｂを備えて構成されている。なお、これらシフ
トレジスタ５２ａ，５２ｂ、入力用遅延回路５３ａ，５
３ｂ、位相比較回路５５ａ，５５ｂ、および、出力用遅
延回路５４ａ，５４ｂは、各データＥｘｔＡ２，Ｅｘｔ
Ｂ２を転送するデータ線３２，３３の数に応じて設けら
れる。
５は、クロック線３１を介して供給されるクロックＣＬ
Ｋと、データ線３２および３３を介してＣＰＵ１から供
給される各データ（例えば、書き込みデータ）ＥｘｔＡ
２およびＥｘｔＢ２とのスキューを低減させるために、
それぞれシフトレジスタ５２ａ，５２ｂ、入力用遅延回
路５３ａ，５３ｂ、および、位相比較回路５５ａ，５５
ｂを備えて構成されている。さらに、スキュー低減回路
５は、出力バッファ４４ａ，４４ｂと出力トランジスタ
４２ａ，４２ｂとの間に挿入された出力用遅延回路５４
ａ，５４ｂを備えて構成されている。なお、これらシフ
トレジスタ５２ａ，５２ｂ、入力用遅延回路５３ａ，５
３ｂ、位相比較回路５５ａ，５５ｂ、および、出力用遅
延回路５４ａ，５４ｂは、各データＥｘｔＡ２，Ｅｘｔ
Ｂ２を転送するデータ線３２，３３の数に応じて設けら
れる。
【００２０】この図５に示すメモリ（ＤＲＡＭ：半導体
記憶装置）は、各データ線３２，３３および入力バッフ
ァ４１ａ，４１ｂを介して供給される信号（データ）Ａ
０１，Ｂ０１に対して、入力用遅延回路（前述した図２
における遅延回路１５３ａ，１５３ｂに対応）５３ａ，
５３ｂを設け、該入力用遅延回路５３ａ，５３ｂの出力
信号Ａ１１，Ｂ１１をラッチ回路４３ａ，４３ｂへ供給
するようになっている。ここで、入力用遅延回路５３
ａ，５３ｂにおける遅延量（各遅延段の数）は、シフト
レジスタ５２ａ，５２ｂにより規定され、該シフトレジ
スタ５２ａ，５２ｂに設定される値（遅延段の数に対
応）は、遅延部５１を介して供給されるクロックＣＬＫ
と入力用遅延回路５３ａ，５３ｂの出力とを位相比較回
路５５ａ，５５ｂにおいて位相比較し、スキューが最小
となるように（同期するように）して決められる。な
お、これらシフトレジスタ５２ａ，５２ｂ、入力用遅延
回路５３ａ，５３ｂ、位相比較回路５５ａ，５５ｂ、お
よび、出力用遅延回路５４ａ，５４ｂは、各データＥｘ
ｔＡ２，ＥｘｔＢ２を転送するデータ線３２，３３の数
に応じて設けられることになる。
記憶装置）は、各データ線３２，３３および入力バッフ
ァ４１ａ，４１ｂを介して供給される信号（データ）Ａ
０１，Ｂ０１に対して、入力用遅延回路（前述した図２
における遅延回路１５３ａ，１５３ｂに対応）５３ａ，
５３ｂを設け、該入力用遅延回路５３ａ，５３ｂの出力
信号Ａ１１，Ｂ１１をラッチ回路４３ａ，４３ｂへ供給
するようになっている。ここで、入力用遅延回路５３
ａ，５３ｂにおける遅延量（各遅延段の数）は、シフト
レジスタ５２ａ，５２ｂにより規定され、該シフトレジ
スタ５２ａ，５２ｂに設定される値（遅延段の数に対
応）は、遅延部５１を介して供給されるクロックＣＬＫ
と入力用遅延回路５３ａ，５３ｂの出力とを位相比較回
路５５ａ，５５ｂにおいて位相比較し、スキューが最小
となるように（同期するように）して決められる。な
お、これらシフトレジスタ５２ａ，５２ｂ、入力用遅延
回路５３ａ，５３ｂ、位相比較回路５５ａ，５５ｂ、お
よび、出力用遅延回路５４ａ，５４ｂは、各データＥｘ
ｔＡ２，ＥｘｔＢ２を転送するデータ線３２，３３の数
に応じて設けられることになる。
【００２１】ここで、クロック（同期クロック）ＣＬＫ
に対して所定の遅延量を与える遅延部５１は、クロック
ＣＬＫをデータＥｘｔＡ２およびＥｘｔＢ２よりも遅れ
たタイミングとし、データＥｘｔＡ２およびＥｘｔＢ２
を入力用遅延回路５３ａ，５３ｂにより遅延して該クロ
ックＣＬＫとのタイミングを合わせるようにするために
設けられている。なお、上記のクロックＣＬＫと入力用
遅延回路５３ａ，５３ｂの出力との比較およびシフトレ
ジスタ５２ａ，５２ｂによる遅延段数の設定は、例え
ば、キャリブレーションモードを設け、該キャリブレー
ションモードにおいてだけ行うようになっている。
に対して所定の遅延量を与える遅延部５１は、クロック
ＣＬＫをデータＥｘｔＡ２およびＥｘｔＢ２よりも遅れ
たタイミングとし、データＥｘｔＡ２およびＥｘｔＢ２
を入力用遅延回路５３ａ，５３ｂにより遅延して該クロ
ックＣＬＫとのタイミングを合わせるようにするために
設けられている。なお、上記のクロックＣＬＫと入力用
遅延回路５３ａ，５３ｂの出力との比較およびシフトレ
ジスタ５２ａ，５２ｂによる遅延段数の設定は、例え
ば、キャリブレーションモードを設け、該キャリブレー
ションモードにおいてだけ行うようになっている。
【００２２】上述したＣＰＵ（１）からメモリ２へ供給
される信号（入力信号：書き込みデータ）に対するスキ
ュー低減回路５の機能は、前述の図２および図３を参照
して説明した動作と同様である。従って、関連技術とし
て図３を参照して説明したように、異なる信号線３２お
よび３３を介してＣＰＵ（１）から転送されるデータＥ
ｘｔＡ２およびＥｘｔＢ２とクロック線３１を介して供
給されるクロックＣＬＫとの間のスキューを低減するこ
とができ、ラッチ回路４３ａおよび４３ｂの出力信号Ａ
２１およびＢ２２のデータ保持期間を短くして高速動作
を行うことが可能になる。
される信号（入力信号：書き込みデータ）に対するスキ
ュー低減回路５の機能は、前述の図２および図３を参照
して説明した動作と同様である。従って、関連技術とし
て図３を参照して説明したように、異なる信号線３２お
よび３３を介してＣＰＵ（１）から転送されるデータＥ
ｘｔＡ２およびＥｘｔＢ２とクロック線３１を介して供
給されるクロックＣＬＫとの間のスキューを低減するこ
とができ、ラッチ回路４３ａおよび４３ｂの出力信号Ａ
２１およびＢ２２のデータ保持期間を短くして高速動作
を行うことが可能になる。
【００２３】図５に示す本実施例の半導体集積回路（メ
モリ）において、スキュー低減回路５は、さらに、出力
バッファ４４ａ，４４ｂと出力トランジスタ４２ａ，４
２ｂとの間に挿入された出力用遅延回路５４ａ，５４ｂ
を備え、この出力用遅延回路５４ａ，５４ｂの遅延時間
（遅延量）を入力用遅延回路５３ａ，５３ｂの遅延時間
と同じとなるように設定する。具体的に、ＤＬＬ回路と
して構成された入力用遅延回路５３ａ，５３ｂおよび出
力用遅延回路５４ａ，５４ｂに対して同じ遅延量を持た
せるように遅延ユニットの段数（遅延段の数）をシフト
レジスタ５２ａ，５２ｂにより設定するようになってい
る（なお、スキュー低減回路５の各回路およびその動作
は、図１０以降を参照して後に詳述する）。
モリ）において、スキュー低減回路５は、さらに、出力
バッファ４４ａ，４４ｂと出力トランジスタ４２ａ，４
２ｂとの間に挿入された出力用遅延回路５４ａ，５４ｂ
を備え、この出力用遅延回路５４ａ，５４ｂの遅延時間
（遅延量）を入力用遅延回路５３ａ，５３ｂの遅延時間
と同じとなるように設定する。具体的に、ＤＬＬ回路と
して構成された入力用遅延回路５３ａ，５３ｂおよび出
力用遅延回路５４ａ，５４ｂに対して同じ遅延量を持た
せるように遅延ユニットの段数（遅延段の数）をシフト
レジスタ５２ａ，５２ｂにより設定するようになってい
る（なお、スキュー低減回路５の各回路およびその動作
は、図１０以降を参照して後に詳述する）。
【００２４】すなわち、本実施例の半導体集積回路は、
ＣＰＵ１からメモリ２へ供給される入力信号（書き込み
データ）と同期クロックＣＬＫとのスキューの情報に基
づいて、メモリ２からＣＰＵ１へ出力される出力信号
（読み出しデータ）の出力タイミングを経路（クロック
線３１；データ線３２，３３）のスキューを見込んでず
らすことにより、ＣＰＵ１における信号（ＥｘｔＡ１，
ＥｘｔＢ１）のスキューを低減させるようになってい
る。
ＣＰＵ１からメモリ２へ供給される入力信号（書き込み
データ）と同期クロックＣＬＫとのスキューの情報に基
づいて、メモリ２からＣＰＵ１へ出力される出力信号
（読み出しデータ）の出力タイミングを経路（クロック
線３１；データ線３２，３３）のスキューを見込んでず
らすことにより、ＣＰＵ１における信号（ＥｘｔＡ１，
ＥｘｔＢ１）のスキューを低減させるようになってい
る。
【００２５】図６は図５のスキュー低減回路５の動作を
説明するためのタイミング図であり、メモリ部６（メモ
リ２）からＣＰＵ１へ出力される信号（読み出しデー
タ）Ａ２２，Ｂ２２に対するスキュー低減回路５の動作
を示すものである。図６に示されるように、メモリ部６
からの出力信号（読み出しデータ）Ａ２２，Ｂ２２と、
出力バッファ４４ａ，４４ｂの出力タイミングを制御す
るクロックＣＬＫＡおよびＣＬＫＢとは同期している
が、各出力４４ａおよび４４ｂと各出力トランジスタ４
２ａおよび４２ｂとの間に、それぞれ出力用遅延回路５
４ａおよび５４ｂを挿入し、各出力用遅延回路５４ａお
よび５４ｂの遅延時間（遅延量）をそれぞれ対応する入
力用遅延回路５３ａおよび５３ｂの遅延時間と同じにな
るように各シフトレジスタ５２ａおよび５２ｂで設定す
る。
説明するためのタイミング図であり、メモリ部６（メモ
リ２）からＣＰＵ１へ出力される信号（読み出しデー
タ）Ａ２２，Ｂ２２に対するスキュー低減回路５の動作
を示すものである。図６に示されるように、メモリ部６
からの出力信号（読み出しデータ）Ａ２２，Ｂ２２と、
出力バッファ４４ａ，４４ｂの出力タイミングを制御す
るクロックＣＬＫＡおよびＣＬＫＢとは同期している
が、各出力４４ａおよび４４ｂと各出力トランジスタ４
２ａおよび４２ｂとの間に、それぞれ出力用遅延回路５
４ａおよび５４ｂを挿入し、各出力用遅延回路５４ａお
よび５４ｂの遅延時間（遅延量）をそれぞれ対応する入
力用遅延回路５３ａおよび５３ｂの遅延時間と同じにな
るように各シフトレジスタ５２ａおよび５２ｂで設定す
る。
【００２６】すなわち、メモリ２からＣＰＵ１へ出力さ
れる信号（読み出しデータ）であってメモリ２の入出力
部におけるデータＥｘｔＡ２およびＥｘｔＢ２には、そ
れぞれクロック線３１と各データ線３２および３３との
間で生じるであろうスキューに対応した時間ＳＣＡおよ
びＳＣＢだけ遅延（スキュー補正）される。その結果、
図６に示されるように、メモリ２からＣＰＵ１への出力
信号（データＥｘｔＡ２およびＥｘｔＢ２）が各データ
線３２および３３を介してＣＰＵ１まで転送されたデー
タＥｘｔＡ１およびＥｘｔＢ１（ＣＰＵ１の入出力部に
おけるデータ）は、クロックＣＬＫに対するスキューが
低減され、従って、各信号（ＣＰＵ１へ転送された読み
出しデータ）ＥｘｔＡ１とＥｘｔＢ１との間のスキュー
も低減されることになる。その結果、ＣＰＵ１において
スキュー低減回路を無くすか、或いは、スキュー低減回
路を設けても補正する遅延時間（遅延段数）を低減する
ことが可能になる。
れる信号（読み出しデータ）であってメモリ２の入出力
部におけるデータＥｘｔＡ２およびＥｘｔＢ２には、そ
れぞれクロック線３１と各データ線３２および３３との
間で生じるであろうスキューに対応した時間ＳＣＡおよ
びＳＣＢだけ遅延（スキュー補正）される。その結果、
図６に示されるように、メモリ２からＣＰＵ１への出力
信号（データＥｘｔＡ２およびＥｘｔＢ２）が各データ
線３２および３３を介してＣＰＵ１まで転送されたデー
タＥｘｔＡ１およびＥｘｔＢ１（ＣＰＵ１の入出力部に
おけるデータ）は、クロックＣＬＫに対するスキューが
低減され、従って、各信号（ＣＰＵ１へ転送された読み
出しデータ）ＥｘｔＡ１とＥｘｔＢ１との間のスキュー
も低減されることになる。その結果、ＣＰＵ１において
スキュー低減回路を無くすか、或いは、スキュー低減回
路を設けても補正する遅延時間（遅延段数）を低減する
ことが可能になる。
【００２７】図７は本発明の半導体集積回路が適用され
るシステムの他の例を示すブロック図であり、図８は図
７のシステムの動作を説明するためのタイミング図であ
る。図７において、参照符号１はＣＰＵ（第１の半導体
集積回路），２１〜２３はそれぞれ半導体集積回路（メ
モリ；ＤＲＡＭ）を示している。前述の図４〜図６を参
照して説明した実施例は、１つのＣＰＵ１に対して１つ
のメモリ２で構成されるシステムには有効なものである
が、例えば、１つのＣＰＵ１に対して複数のメモリ（２
１〜２３）で構成されるシステム（半導体集積回路シス
テム）においては、メモリ間の物理的な配置が異なるた
め、各々のメモリ２１〜２３からデータが到達する時間
に差が出てしまうために好ましくない。
るシステムの他の例を示すブロック図であり、図８は図
７のシステムの動作を説明するためのタイミング図であ
る。図７において、参照符号１はＣＰＵ（第１の半導体
集積回路），２１〜２３はそれぞれ半導体集積回路（メ
モリ；ＤＲＡＭ）を示している。前述の図４〜図６を参
照して説明した実施例は、１つのＣＰＵ１に対して１つ
のメモリ２で構成されるシステムには有効なものである
が、例えば、１つのＣＰＵ１に対して複数のメモリ（２
１〜２３）で構成されるシステム（半導体集積回路シス
テム）においては、メモリ間の物理的な配置が異なるた
め、各々のメモリ２１〜２３からデータが到達する時間
に差が出てしまうために好ましくない。
【００２８】そこで、図７に示されるように、１つのＣ
ＰＵ１に対して複数のメモリ２１〜２３を設けたシステ
ムにおいては、ＣＰＵ１と各メモリ２１〜２３とを結ぶ
信号線（タイミング信号用の配線）３４を設け、例え
ば、ＣＰＵ１からそれぞれのメモリ２１〜２３に対して
データ（書き込みデータ）を出力する場合、ＣＰＵ１
は、データの出力と同時にタイミング信号ＴＣＬＫを各
メモリ２１〜２３に対して出力し、また、各メモリ２１
〜２３は、ＣＰＵ１に対してデータ（読み出しデータ）
を出力するのと同時にタイミング信号ＴＣＬＫを出力す
るようになっている。
ＰＵ１に対して複数のメモリ２１〜２３を設けたシステ
ムにおいては、ＣＰＵ１と各メモリ２１〜２３とを結ぶ
信号線（タイミング信号用の配線）３４を設け、例え
ば、ＣＰＵ１からそれぞれのメモリ２１〜２３に対して
データ（書き込みデータ）を出力する場合、ＣＰＵ１
は、データの出力と同時にタイミング信号ＴＣＬＫを各
メモリ２１〜２３に対して出力し、また、各メモリ２１
〜２３は、ＣＰＵ１に対してデータ（読み出しデータ）
を出力するのと同時にタイミング信号ＴＣＬＫを出力す
るようになっている。
【００２９】これにより、図８に示されるように、ＣＰ
Ｕ１（ＣＰＵ１のデータ入力部）において、例えば、各
メモリ２１〜２３からのデータを受け取る場合には、当
該各メモリ２１〜２３から送られてきたタイミング信号
ＴＣＬＫに同期したデータ（読み出しデータ）を受け取
ることができる。図９は図７のシステムにおける本発明
の半導体集積回路の変形例の要部を概略的に示すブロッ
ク図である。
Ｕ１（ＣＰＵ１のデータ入力部）において、例えば、各
メモリ２１〜２３からのデータを受け取る場合には、当
該各メモリ２１〜２３から送られてきたタイミング信号
ＴＣＬＫに同期したデータ（読み出しデータ）を受け取
ることができる。図９は図７のシステムにおける本発明
の半導体集積回路の変形例の要部を概略的に示すブロッ
ク図である。
【００３０】上述したように、図７に示すシステムに適
用される半導体集積回路は、タイミング信号ＴＣＬＫを
使用するが、このタイミング信号ＴＣＬＫに対してもス
キューの問題があるため、データ信号（ＥｘｔＡ，Ｅｘ
ｔＢ）におけるスキューの低減と同様に、遅延部５１，
シフトレジスタ（タイミング信号のためのシフトレジス
タ）５２ｃ，入力用遅延回路（タイミング信号のための
入力用遅延回路）５３ｃ，出力用遅延回路（タイミング
信号のための出力用遅延回路）５４ｃ，および，位相比
較回路（タイミング信号のための位相比較回路）５５ｃ
を設け、ＣＰＵ１から各メモリ２１〜２３へ供給される
タイミング信号ＴＣＬＫ（例えば、キャリブレーション
モードにおいて出力される）と同期クロックＣＬＫとの
スキュー情報に基づいて、各メモリ２１〜２３からＣＰ
Ｕ１へデータと同時に出力するタイミング信号ＴＣＬＫ
の位相を制御して、ＣＰＵ１におけるタイミング信号Ｔ
ＣＬＫのスキューも低減させるようになっている。すな
わち、図７に示すシステムに適用される半導体集積回路
におけるスキュー低減回路は、図５に示す構成（５）と
共に図７に示す構成（５０）も備えている。すなわち、
このスキュー低減回路は、タイミング信号ＴＣＬＫに関
しても、入力バッファ４１ｃ，出力トランジスタ４２
ｃ，ラッチ回路４３ｃ，および，出力バッファ４４ｃを
備えている。なお、出力バッファ４４ｃは、例えば、電
源電圧Ｖｉｉに固定した信号を入力すればよい。
用される半導体集積回路は、タイミング信号ＴＣＬＫを
使用するが、このタイミング信号ＴＣＬＫに対してもス
キューの問題があるため、データ信号（ＥｘｔＡ，Ｅｘ
ｔＢ）におけるスキューの低減と同様に、遅延部５１，
シフトレジスタ（タイミング信号のためのシフトレジス
タ）５２ｃ，入力用遅延回路（タイミング信号のための
入力用遅延回路）５３ｃ，出力用遅延回路（タイミング
信号のための出力用遅延回路）５４ｃ，および，位相比
較回路（タイミング信号のための位相比較回路）５５ｃ
を設け、ＣＰＵ１から各メモリ２１〜２３へ供給される
タイミング信号ＴＣＬＫ（例えば、キャリブレーション
モードにおいて出力される）と同期クロックＣＬＫとの
スキュー情報に基づいて、各メモリ２１〜２３からＣＰ
Ｕ１へデータと同時に出力するタイミング信号ＴＣＬＫ
の位相を制御して、ＣＰＵ１におけるタイミング信号Ｔ
ＣＬＫのスキューも低減させるようになっている。すな
わち、図７に示すシステムに適用される半導体集積回路
におけるスキュー低減回路は、図５に示す構成（５）と
共に図７に示す構成（５０）も備えている。すなわち、
このスキュー低減回路は、タイミング信号ＴＣＬＫに関
しても、入力バッファ４１ｃ，出力トランジスタ４２
ｃ，ラッチ回路４３ｃ，および，出力バッファ４４ｃを
備えている。なお、出力バッファ４４ｃは、例えば、電
源電圧Ｖｉｉに固定した信号を入力すればよい。
【００３１】このように、所定の回路（ＣＰＵ１）と複
数の半導体集積回路（メモリ２１〜２３）との間でデー
タの転送を行う場合には、タイミング信号ＴＣＬＫをデ
ータの出力と同じタイミングで出力し、また、このタイ
ミング信号ＴＣＬＫに対しても入力時のスキュー情報か
ら入力用遅延回路５３ｃおよび出力用遅延回路５４ｃに
対して同じ遅延量を与えて補正することにより、前述し
た図４〜図６の実施例と同様にスキュー低減の効果を発
揮させることができる。なお、タイミング信号ＴＣＬＫ
のスキューの補正は、例えば、キャリブレーションモー
ドにおいて、所定の回路（ＣＰＵ１）から各半導体集積
回路（メモリ２１〜２３）に対して順次タイミング信号
ＴＣＬＫを出力して各シフトレジスタ５２ｃによる入力
用遅延回路５３ｃおよび出力用遅延回路５４ｃの遅延量
の設定を行う。ここで、所定の回路から各半導体集積回
路へ出力されるタイミング信号（図７中の二重の矢印で
示す）は、例えば、所定の回路内部において、同期クロ
ックで制御されるスイッチ手段により生成される。
数の半導体集積回路（メモリ２１〜２３）との間でデー
タの転送を行う場合には、タイミング信号ＴＣＬＫをデ
ータの出力と同じタイミングで出力し、また、このタイ
ミング信号ＴＣＬＫに対しても入力時のスキュー情報か
ら入力用遅延回路５３ｃおよび出力用遅延回路５４ｃに
対して同じ遅延量を与えて補正することにより、前述し
た図４〜図６の実施例と同様にスキュー低減の効果を発
揮させることができる。なお、タイミング信号ＴＣＬＫ
のスキューの補正は、例えば、キャリブレーションモー
ドにおいて、所定の回路（ＣＰＵ１）から各半導体集積
回路（メモリ２１〜２３）に対して順次タイミング信号
ＴＣＬＫを出力して各シフトレジスタ５２ｃによる入力
用遅延回路５３ｃおよび出力用遅延回路５４ｃの遅延量
の設定を行う。ここで、所定の回路から各半導体集積回
路へ出力されるタイミング信号（図７中の二重の矢印で
示す）は、例えば、所定の回路内部において、同期クロ
ックで制御されるスイッチ手段により生成される。
【００３２】以下、本発明の半導体集積回路におけるス
キュー低減回路の各構成回路を詳述する。図１０は図５
（図９）のスキュー低減回路におけるシフトレジスタ５
２ａ（５２ｂ，５２ｃ）の一構成例を示す回路図であ
る。なお、シフトレジスタ５２ａ，５２ｂ，および，５
２ｃは同様の構成とされている。
キュー低減回路の各構成回路を詳述する。図１０は図５
（図９）のスキュー低減回路におけるシフトレジスタ５
２ａ（５２ｂ，５２ｃ）の一構成例を示す回路図であ
る。なお、シフトレジスタ５２ａ，５２ｂ，および，５
２ｃは同様の構成とされている。
【００３３】図１０に示されるように、シフトレジスタ
５２ａ（５２ｂ，５２ｃ）は、点線で囲った１ビット分
の遅延制御回路４３０−２が後述する遅延回路（入力用
遅延回路５４ａおよび出力用遅延回路５４ｂ）の遅延段
に対応するビット数だけ接続された構成となっており、
各段の出力が各遅延段のイネーブル信号φＥ−１，φＥ
−２，φＥ−３になる。なお、図７では３ビット分だけ
描かれているが、実際には、遅延回路の遅延段に対応し
てｎビット分だけ設けられている。また、イネーブル信
号φＥ−１，φＥ−２，φＥ−３，…は、その内の１つ
だけが高レベル“Ｈ”で、他の全てが低レベル“Ｌ”に
なっている。
５２ａ（５２ｂ，５２ｃ）は、点線で囲った１ビット分
の遅延制御回路４３０−２が後述する遅延回路（入力用
遅延回路５４ａおよび出力用遅延回路５４ｂ）の遅延段
に対応するビット数だけ接続された構成となっており、
各段の出力が各遅延段のイネーブル信号φＥ−１，φＥ
−２，φＥ−３になる。なお、図７では３ビット分だけ
描かれているが、実際には、遅延回路の遅延段に対応し
てｎビット分だけ設けられている。また、イネーブル信
号φＥ−１，φＥ−２，φＥ−３，…は、その内の１つ
だけが高レベル“Ｈ”で、他の全てが低レベル“Ｌ”に
なっている。
【００３４】具体的に、１ビット分の遅延制御回路４３
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップと、該フリップ
フロップの両端にそれぞれ直列に接続されたトランジス
タ４３５−２、４３７−２、４３８−２、４３９−２、
および、ＮＯＲゲート４３１−２を備えて構成されてい
る。トランジスタ４３８−２のゲートは、前段の遅延制
御回路のノード５ａ−２に接続され、また、トランジス
タ４３９−２のゲートは、後段の遅延制御回路のノード
５ａ−５に接続されて、前段と後段の信号を受け取るよ
うになっている。さらに、直列接続されているトランジ
スタには、カウントアップする時のセット信号φＳＥお
よびφＳＯと、カウントダウンする時のリセット信号φ
ＲＥおよびφＲＯが１ビット置きの回路に接続されてい
る。
０−２は、ＮＡＮＤゲート４３２−２と、インバータ４
３３−２で構成されるフリップフロップと、該フリップ
フロップの両端にそれぞれ直列に接続されたトランジス
タ４３５−２、４３７−２、４３８−２、４３９−２、
および、ＮＯＲゲート４３１−２を備えて構成されてい
る。トランジスタ４３８−２のゲートは、前段の遅延制
御回路のノード５ａ−２に接続され、また、トランジス
タ４３９−２のゲートは、後段の遅延制御回路のノード
５ａ−５に接続されて、前段と後段の信号を受け取るよ
うになっている。さらに、直列接続されているトランジ
スタには、カウントアップする時のセット信号φＳＥお
よびφＳＯと、カウントダウンする時のリセット信号φ
ＲＥおよびφＲＯが１ビット置きの回路に接続されてい
る。
【００３５】すなわち、図１０に示されるように、遅延
制御回路４３０−２では、トランジスタ４３５−２のゲ
ートにセット信号φＳＯが供給され、トランジスタ４３
７−２にリセット信号φＲＯが供給され、また、遅延制
御回路４３０−２の前段および後段の両側の回路の各対
応するトランジスタのゲートにはそれぞれセット信号φ
ＳＥおよびリセット信号φＲＥが供給されている。ま
た、ＮＯＲゲート４３１−２には、左側の（前段の）回
路のノード５ａ−１の信号、および、回路４３０−２の
ノード５ａ−４の信号が入力される構成になっている。
なお、φＲは、シフトレジスタ５２ａ（５２ｂ，５２
ｃ）における各遅延制御回路をリセットするためのリセ
ット信号であり、電源投入後およびキャリブレーション
開始時等において一時的に低レベル“Ｌ”レベルにな
り、その後は高レベル“Ｈ”に固定される。
制御回路４３０−２では、トランジスタ４３５−２のゲ
ートにセット信号φＳＯが供給され、トランジスタ４３
７−２にリセット信号φＲＯが供給され、また、遅延制
御回路４３０−２の前段および後段の両側の回路の各対
応するトランジスタのゲートにはそれぞれセット信号φ
ＳＥおよびリセット信号φＲＥが供給されている。ま
た、ＮＯＲゲート４３１−２には、左側の（前段の）回
路のノード５ａ−１の信号、および、回路４３０−２の
ノード５ａ−４の信号が入力される構成になっている。
なお、φＲは、シフトレジスタ５２ａ（５２ｂ，５２
ｃ）における各遅延制御回路をリセットするためのリセ
ット信号であり、電源投入後およびキャリブレーション
開始時等において一時的に低レベル“Ｌ”レベルにな
り、その後は高レベル“Ｈ”に固定される。
【００３６】図１１は図１０の遅延制御回路の動作を説
明するためのタイミング図である。図１１に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。
明するためのタイミング図である。図１１に示されるよ
うに、まず、リセット信号φＲが一時的に低レベル
“Ｌ”になり、ノード５ａ−１，５ａ−３，５ａ−５が
高レベル“Ｈ”、また、５ａ−２，５ａ−４，５ａ−６
が低レベル“Ｌ”にリットされる。そして、カウントア
ップする時には、カウントアップ信号（セット信号）φ
ＳＥおよびφＳＯが交互に高レベル“Ｈ”と低レベル
“Ｌ”を繰り返す。
【００３７】セット信号φＳＥが低レベル“Ｌ”から高
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。
レベル“Ｈ”になると、ノード５ａ−１は接地されて低
レベル“Ｌ”になり、また、ノード５ａ−２は高レベル
“Ｈ”に変化する。ノード５ａ−２が高レベル“Ｈ”に
変化したのを受けて、出力信号（イネーブル信号）φＥ
−１は高レベル“Ｈ”から低レベル“Ｌ”に変化する。
この状態はフリップフロップにラッチされるので、セッ
ト信号φＳＥが低レベル“Ｌ”に戻ったとしても、イネ
ーブル信号φＥ−１は低レベル“Ｌ”のままである。
【００３８】ノード５ａ−１が低レベル“Ｌ”に変化し
たことを受けて、イネーブル信号（出力信号）φＥ−２
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。さら
に、ノード５ａ−２が高レベル“Ｈ”に変化したので、
トランジスタ４３８−２はオン状態になり、セット信号
φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、
ノード５ａ−３は接地されて低レベル“Ｌ”に、また、
ノード５ａ−４は高レベル“Ｈ”に変化する。そして、
ノード５ａ−４が高レベル“Ｈ”に変化したのを受け
て、イネーブル信号φＥ−２は高レベル“Ｈ”から低レ
ベル“Ｌ”に変化する。この状態はフリップフロップに
ラッチされるので、セット信号φＳＯが低レベル“Ｌ”
に戻ったとしても、イネーブル信号φＥ−２は低レベル
“Ｌ”のままである。
たことを受けて、イネーブル信号（出力信号）φＥ−２
が低レベル“Ｌ”から高レベル“Ｈ”に変化する。さら
に、ノード５ａ−２が高レベル“Ｈ”に変化したので、
トランジスタ４３８−２はオン状態になり、セット信号
φＳＯが低レベル“Ｌ”から高レベル“Ｈ”になると、
ノード５ａ−３は接地されて低レベル“Ｌ”に、また、
ノード５ａ−４は高レベル“Ｈ”に変化する。そして、
ノード５ａ−４が高レベル“Ｈ”に変化したのを受け
て、イネーブル信号φＥ−２は高レベル“Ｈ”から低レ
ベル“Ｌ”に変化する。この状態はフリップフロップに
ラッチされるので、セット信号φＳＯが低レベル“Ｌ”
に戻ったとしても、イネーブル信号φＥ−２は低レベル
“Ｌ”のままである。
【００３９】そして、ノード５ａ−３が低レベル“Ｌ”
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１１で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥ（φＥ−１，φＥ−２，…，）が高レ
ベル“Ｈ”になる段の位置が順次右側にシフトする。従
って、図５（または、図９）における位相比較回路５５
ａ，５５ｂ（５５ｃ）の比較結果により遅延量を増加さ
せる必要がある場合には、交互にセット信号φＳＥおよ
びφＳＯのパルスを入力すればよい。
に変化したことを受けて、イネーブル信号φＥ−３が低
レベル“Ｌ”から高レベル“Ｈ”に変化する。図１１で
は、セット信号φＳＥおよびφＳＯが１パルスずつ出て
いるだけであるが、遅延制御回路が何段にも接続されて
おり、セット信号φＳＥおよびφＳＯが交互に高レベル
“Ｈ”と低レベル“Ｌ”を繰り返せば、出力信号（イネ
ーブル信号）φＥ（φＥ−１，φＥ−２，…，）が高レ
ベル“Ｈ”になる段の位置が順次右側にシフトする。従
って、図５（または、図９）における位相比較回路５５
ａ，５５ｂ（５５ｃ）の比較結果により遅延量を増加さ
せる必要がある場合には、交互にセット信号φＳＥおよ
びφＳＯのパルスを入力すればよい。
【００４０】カウントアップ信号（セット信号）φＳＥ
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥ（φＥ−１，φＥ−２，…，）が高レベル“Ｈ”
になる段の位置は固定される。従って、位相比較回路５
５ａ，５５ｂ（５５ｃ）の比較結果により遅延量を維持
する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ
およびφＲＯのパルスを入力しないようにする。
およびφＳＯと、カウントダウン信号（リセット信号）
φＲＥおよびφＲＯとが出力されない状態、すなわち低
レベル“Ｌ”である状態が維持されれば、イネーブル信
号φＥ（φＥ−１，φＥ−２，…，）が高レベル“Ｈ”
になる段の位置は固定される。従って、位相比較回路５
５ａ，５５ｂ（５５ｃ）の比較結果により遅延量を維持
する必要がある場合には、信号φＳＥ、φＳＯ、φＲＥ
およびφＲＯのパルスを入力しないようにする。
【００４１】カウントダウンする時には、リセット信号
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。従って、図５（また
は、図９）における位相比較回路５５ａ，５５ｂ（５５
ｃ）の比較結果により遅延量を減少させる必要がある場
合には、交互にセット信号φＳＥおよびφＳＯのパルス
を入力すればよい。
φＲＥおよびφＲＯのパルスを交互に入力すると、カウ
ントアップ時と逆に出力φＥが高レベル“Ｈ”になる段
の位置が順次左側にシフトする。従って、図５（また
は、図９）における位相比較回路５５ａ，５５ｂ（５５
ｃ）の比較結果により遅延量を減少させる必要がある場
合には、交互にセット信号φＳＥおよびφＳＯのパルス
を入力すればよい。
【００４２】図１２は図５（図９）のスキュー低減回路
における入力用遅延回路５３ａ，（５３ｂ，５３ｃ）お
よび出力用遅延回路５４ａ，（５４ｂ，５４ｃ）の一構
成例を示す回路図であり、図１３は図１２の各遅延回路
（１ビット分の遅延段）の動作を説明するためのタイミ
ング図である。図１２に示されるように、１ビット分の
遅延段（遅延回路ユニット）４００は、２個のＮＡＮＤ
ゲート４０１，４０２、および、インバータ４０３を備
えて構成されている。この１ビット分の遅延回路ユニッ
トの動作は、図１３に示されるように、イネーブル信号
φＥ（図１０における各ＮＯＲゲートの出力信号φＥ−
１，φＥ−２，φＥ−３，…）が高レベル“Ｈ”の時に
そのイネーブル信号が供給された遅延段が動作する。こ
こで、イネーブル信号φＥ−１，φＥ−２，φＥ−３，
…は、その内の１つだけが高レベル“Ｈ”で他の全てが
低レベル“Ｌ”になっており、この高レベル“Ｈ”にな
って選択される遅延段までの遅延量が入力用遅延回路５
３ａ（５３ｂ，５３ｃ）および出力用遅延回路５４ａ
（５４ｂ，５４ｃ）に設定される。なお、シフトレジス
タ５２ａ（５２ｂ，５２ｃ）の出力により選択される遅
延段は、入力用遅延回路および出力用遅延回路において
同じ位置になっており、従って、入力用遅延回路および
出力用遅延回路における遅延量（遅延時間）は等しい値
になる。図１２では、イネーブル信号φＥ−２だけが高
レベル“Ｈ”になって該イネーブル信号φＥ−２が供給
される遅延段までの遅延量が入力ＩＮ（信号Ａ０１（Ｂ
０１，Ｃ０１）および信号Ａ１２（Ｂ１２，Ｃ１２))に
与えられ、出力ＯＵＴ（信号Ａ１１（Ｂ１１，Ｃ１１）
および信号Ａ０２（Ｂ０２，Ｃ０２)) が得られるよう
になっている。まず、１つの遅延段４００に着目する
と、信号φＮが低レベル“Ｌ”の時には、出力信号ｏｕ
ｔは常に低レベル“Ｌ”になり、また、信号φＮが高レ
ベル“Ｈ”で信号φＥ（φＥ−２）が低レベル“Ｌ”の
時には、出力信号ｏｕｔは高レベル“Ｈ”になる。そし
て、図１３に示されるように、信号φＮが高レベル
“Ｈ”で信号φＥ（φＥ−２）が高レベル“Ｈ”の時
に、入力信号ｉｎが低レベル“Ｌ”であれば出力信号ｏ
ｕｔは高レベル“Ｈ”になり、入力信号ｉｎが高レベル
“Ｈ”になれば出力信号ｏｕｔは低レベル“Ｌ”にな
る。
における入力用遅延回路５３ａ，（５３ｂ，５３ｃ）お
よび出力用遅延回路５４ａ，（５４ｂ，５４ｃ）の一構
成例を示す回路図であり、図１３は図１２の各遅延回路
（１ビット分の遅延段）の動作を説明するためのタイミ
ング図である。図１２に示されるように、１ビット分の
遅延段（遅延回路ユニット）４００は、２個のＮＡＮＤ
ゲート４０１，４０２、および、インバータ４０３を備
えて構成されている。この１ビット分の遅延回路ユニッ
トの動作は、図１３に示されるように、イネーブル信号
φＥ（図１０における各ＮＯＲゲートの出力信号φＥ−
１，φＥ−２，φＥ−３，…）が高レベル“Ｈ”の時に
そのイネーブル信号が供給された遅延段が動作する。こ
こで、イネーブル信号φＥ−１，φＥ−２，φＥ−３，
…は、その内の１つだけが高レベル“Ｈ”で他の全てが
低レベル“Ｌ”になっており、この高レベル“Ｈ”にな
って選択される遅延段までの遅延量が入力用遅延回路５
３ａ（５３ｂ，５３ｃ）および出力用遅延回路５４ａ
（５４ｂ，５４ｃ）に設定される。なお、シフトレジス
タ５２ａ（５２ｂ，５２ｃ）の出力により選択される遅
延段は、入力用遅延回路および出力用遅延回路において
同じ位置になっており、従って、入力用遅延回路および
出力用遅延回路における遅延量（遅延時間）は等しい値
になる。図１２では、イネーブル信号φＥ−２だけが高
レベル“Ｈ”になって該イネーブル信号φＥ−２が供給
される遅延段までの遅延量が入力ＩＮ（信号Ａ０１（Ｂ
０１，Ｃ０１）および信号Ａ１２（Ｂ１２，Ｃ１２))に
与えられ、出力ＯＵＴ（信号Ａ１１（Ｂ１１，Ｃ１１）
および信号Ａ０２（Ｂ０２，Ｃ０２)) が得られるよう
になっている。まず、１つの遅延段４００に着目する
と、信号φＮが低レベル“Ｌ”の時には、出力信号ｏｕ
ｔは常に低レベル“Ｌ”になり、また、信号φＮが高レ
ベル“Ｈ”で信号φＥ（φＥ−２）が低レベル“Ｌ”の
時には、出力信号ｏｕｔは高レベル“Ｈ”になる。そし
て、図１３に示されるように、信号φＮが高レベル
“Ｈ”で信号φＥ（φＥ−２）が高レベル“Ｈ”の時
に、入力信号ｉｎが低レベル“Ｌ”であれば出力信号ｏ
ｕｔは高レベル“Ｈ”になり、入力信号ｉｎが高レベル
“Ｈ”になれば出力信号ｏｕｔは低レベル“Ｌ”にな
る。
【００４３】図１２に示されるように、遅延回路（入力
用および出力用遅延回路）は、１ビット分の遅延段（４
００）を複数段カスケード接続して構成され、例えば、
入力信号ｉｎ（ＩＮ）が低レベル“Ｌ”から高レベル
“Ｈ”に変化すると、該入力信号ＩＮは、高レベル
“Ｈ”になるイネーブル信号φＥ−２が供給されたＮＡ
ＮＤゲート４０１−２だけを通り抜け、他のＮＡＮＤゲ
ートでは止められてしまう。
用および出力用遅延回路）は、１ビット分の遅延段（４
００）を複数段カスケード接続して構成され、例えば、
入力信号ｉｎ（ＩＮ）が低レベル“Ｌ”から高レベル
“Ｈ”に変化すると、該入力信号ＩＮは、高レベル
“Ｈ”になるイネーブル信号φＥ−２が供給されたＮＡ
ＮＤゲート４０１−２だけを通り抜け、他のＮＡＮＤゲ
ートでは止められてしまう。
【００４４】すなわち、ＮＡＮＤゲート４０１の一方の
入力として供給されているイネーブル信号φＥ−２は高
レベル“Ｈ”レベルなので、該ＮＡＮＤゲート４０１の
他方の入力として供給されている入力信号ＩＮは反転さ
れてＮＡＮＤゲート４０２へ伝えられる。ここで、遅延
段４００の右側の遅延段の出力（信号φＮ）は高レベル
“Ｈ”であるから、ＮＡＮＤゲート４０１の出力（４ａ
−１）は、ＮＡＮＤゲート４０２で反転され、さらに、
インバータ４０３で反転されて左側の遅延段へ伝えられ
る。
入力として供給されているイネーブル信号φＥ−２は高
レベル“Ｈ”レベルなので、該ＮＡＮＤゲート４０１の
他方の入力として供給されている入力信号ＩＮは反転さ
れてＮＡＮＤゲート４０２へ伝えられる。ここで、遅延
段４００の右側の遅延段の出力（信号φＮ）は高レベル
“Ｈ”であるから、ＮＡＮＤゲート４０１の出力（４ａ
−１）は、ＮＡＮＤゲート４０２で反転され、さらに、
インバータ４０３で反転されて左側の遅延段へ伝えられ
る。
【００４５】イネーブル信号φＥは、φＥ−２以外は低
レベル“Ｌ”になっているので、各遅延段（遅延段４０
０の左側の遅延段）では伝えられた信号を直列接続され
たＮＡＮＤゲートおよびインバータにより２回反転して
次段（さらに左側）の遅延段に伝える。ここで、各遅延
段におけるＮＡＮＤゲートおよびインバータによる反転
動作に伴う遅延が順次加算され、最終的な出力信号ＯＵ
Ｔとして取り出される。
レベル“Ｌ”になっているので、各遅延段（遅延段４０
０の左側の遅延段）では伝えられた信号を直列接続され
たＮＡＮＤゲートおよびインバータにより２回反転して
次段（さらに左側）の遅延段に伝える。ここで、各遅延
段におけるＮＡＮＤゲートおよびインバータによる反転
動作に伴う遅延が順次加算され、最終的な出力信号ＯＵ
Ｔとして取り出される。
【００４６】このように、活性化された１ビット分の遅
延段（４００）を介して、入力信号ＩＮは折り返される
ように信号伝達され、最終的な出力信号ＯＵＴになる。
つまり、どの部分のイネーブル信号φＥを高レベル
“Ｈ”にするかにより、遅延量を制御することができ
る。ここで、１ビット分の遅延量は、ＮＡＮＤゲートと
インバータの合計の信号伝搬時間で決定され、この時間
がＤＬＬ回路の遅延単位時間になる。そして、遅延回路
全体の遅延時間（遅延量）は、１ビット分の遅延量に通
過する段数を乗じた量になる。
延段（４００）を介して、入力信号ＩＮは折り返される
ように信号伝達され、最終的な出力信号ＯＵＴになる。
つまり、どの部分のイネーブル信号φＥを高レベル
“Ｈ”にするかにより、遅延量を制御することができ
る。ここで、１ビット分の遅延量は、ＮＡＮＤゲートと
インバータの合計の信号伝搬時間で決定され、この時間
がＤＬＬ回路の遅延単位時間になる。そして、遅延回路
全体の遅延時間（遅延量）は、１ビット分の遅延量に通
過する段数を乗じた量になる。
【００４７】以上、説明したように、図１０および図１
２に示すシフトレジスタおよび遅延回路（入力用および
出力用遅延回路）により、制御信号φＳＥ，φＳＯ，φ
ＲＥ，φＲＯとしてパルスを入力することにより、イネ
ーブル信号φＥ（φＥ−１，φＥ−２，…，）が高レベ
ル“Ｈ”になる段の位置を１つずつ移動させ、これらの
イネーブル信号φＥで遅延回路を制御して遅延量を１単
位（遅延ユニット）ずつ制御するようになっている。
２に示すシフトレジスタおよび遅延回路（入力用および
出力用遅延回路）により、制御信号φＳＥ，φＳＯ，φ
ＲＥ，φＲＯとしてパルスを入力することにより、イネ
ーブル信号φＥ（φＥ−１，φＥ−２，…，）が高レベ
ル“Ｈ”になる段の位置を１つずつ移動させ、これらの
イネーブル信号φＥで遅延回路を制御して遅延量を１単
位（遅延ユニット）ずつ制御するようになっている。
【００４８】図１４は図５（図９）のスキュー低減回路
における位相比較回路（位相比較部）の一構成例を説明
するための図であり、図１５は図１４の位相比較回路の
動作を説明するためのタイミング図である。位相比較回
路５５ａ（５５ｂ，５５ｃ）は、図１４に示す位相比較
部と後述する図１６に示すカウント信号発生部の２つの
回路部分で構成されている。
における位相比較回路（位相比較部）の一構成例を説明
するための図であり、図１５は図１４の位相比較回路の
動作を説明するためのタイミング図である。位相比較回
路５５ａ（５５ｂ，５５ｃ）は、図１４に示す位相比較
部と後述する図１６に示すカウント信号発生部の２つの
回路部分で構成されている。
【００４９】図１４において、参照符号φｏｕｔおよび
φｅｘｔは、この位相比較回路で比較する比較対象信号
（入力信号：Ａ１１，Ｂ１１，Ｃ１１）と比較基準信号
（クロック信号：ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ）を示
し、信号φｅｘｔを基準として信号φｏｕｔの位相が判
定され、また、φａ〜φｅは増幅回路に接続される出力
信号を示している。
φｅｘｔは、この位相比較回路で比較する比較対象信号
（入力信号：Ａ１１，Ｂ１１，Ｃ１１）と比較基準信号
（クロック信号：ＣＬＫＡ，ＣＬＫＢ，ＣＬＫＣ）を示
し、信号φｅｘｔを基準として信号φｏｕｔの位相が判
定され、また、φａ〜φｅは増幅回路に接続される出力
信号を示している。
【００５０】図１４に示されるように、位相比較回路５
５ａ（５５ｂ，５５ｃ）の位相比較部は、２個のＮＡＮ
Ｄゲートで構成されたフリップフロップ回路４２１並び
に４２２、その状態をラッチするラッチ回路４２５並び
に４２６、ラッチ回路の活性化信号を生成する回路４２
４、および、外部クロック信号φｅｘｔの位相許容値を
得る１遅延分の遅延回路４２３を備えて構成されてい
る。
５ａ（５５ｂ，５５ｃ）の位相比較部は、２個のＮＡＮ
Ｄゲートで構成されたフリップフロップ回路４２１並び
に４２２、その状態をラッチするラッチ回路４２５並び
に４２６、ラッチ回路の活性化信号を生成する回路４２
４、および、外部クロック信号φｅｘｔの位相許容値を
得る１遅延分の遅延回路４２３を備えて構成されてい
る。
【００５１】図１５（ａ）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。
較基準信号φｅｘｔよりも位相が進んでいる場合、すな
わち、信号φｏｕｔが信号φｅｘｔより先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。信
号φｏｕｔと信号φｅｘｔが共に低レベル“Ｌ”の時に
は、フリップフロップ回路４２１および４２２のノード
６ａ−２、６ａ−３、６ａ−４、６ａ−５は全て高レベ
ル“Ｈ”になっている。信号φｏｕｔが低レベル“Ｌ”
から高レベル“Ｈ”に変化すると、ノード６ａ−２およ
び６ａ−４は共に高レベル“Ｈ”から低レベル“Ｌ”に
変化する。その後、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”になり、また、１遅延分遅れてノード６
ａ−１が低レベル“Ｌ”から高レベル“Ｈ”になるが、
フリップフロップの両端の電位はすでに確定しているの
で、何ら変化は生じない。結局、ノード６ａ−２は低レ
ベル“Ｌ”、ノード６ａ−３は高レベル“Ｈ”、ノード
６ａ−４は低レベル“Ｌ”、そして、ノード６ａ−５は
高レベル“Ｈ”を維持する。
【００５２】一方、信号φｅｘｔが低レベル“Ｌ”から
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力に
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。
高レベル“Ｈ”に変化したのに応じて、回路４２４の出
力信号φａは低レベル“Ｌ”から高レベル“Ｈ”に変化
し、ノード６ａ−６には、一時的に高レベル“Ｈ”レベ
ルになるパルスが印加される。このノード６ａ−６はラ
ッチ回路４２５および４２６のＮＡＮＤゲートの入力に
なっているので、該ＮＡＮＤゲートが一時的に活性化さ
れて、フリップフロップ回路４２１および４２２の両端
の電位状態をラッチ回路４２５および４２６に取り込む
ことになる。最終的には、出力信号φｂが高レベル
“Ｈ”、出力信号φｃが低レベル“Ｌ”、出力信号φｄ
が高レベル“Ｈ”、そして、出力信号φｅが低レベル
“Ｌ”になる。
【００５３】次に、図１５（ｂ）は比較対象信号φｏｕ
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｅｘｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。
ｔと比較基準信号φｅｘｔの位相がほぼ同じで、信号φ
ｏｕｔが信号φｅｘｔとほぼ同時に低レベル“Ｌ”から
高レベル“Ｈ”になる場合を示している。信号φｅｘｔ
の立ち上がり時点とノード６ａ−１の立ち上がり時点と
の時間差内に、信号φｏｕｔが低レベル“Ｌ”から高レ
ベル“Ｈ”に変化した時、まず、信号φｅｘｔが低レベ
ル“Ｌ”から高レベル“Ｈ”になることによってフリッ
プフロップ４２１のノード６ａ−３が高レベル“Ｈ”か
ら低レベル“Ｌ”に変化する。フリップフロップ４２２
では、ノード６ａ−１が低レベル“Ｌ”のままなので、
逆に、ノード６ａ−４が高レベル“Ｈ”から低レベル
“Ｌ”に変化する。その後、ノード６ａ−１が高レベル
“Ｈ”から低レベル“Ｌ”に変化するが、フリップフロ
ップ４２２の状態はすでに決まっているので、何ら変化
は生じない。その後、ノード６ａ−６が一時的に高レベ
ル“Ｈ”になるので、ラッチ回路にはこの状態が記憶さ
れ、結局、出力信号φｂが低レベル“Ｌ”、出力信号φ
ｃが高レベル“Ｈ”、出力信号φｄが高レベル“Ｈ”、
そして、出力信号φｅが低レベル“Ｌ”になる。
【００５４】さらに、図１５（ｃ）は比較対象信号φｏ
ｕｔが比較基準信号φｅｘｔよりも位相が遅れており、
φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合は、φｅｘ
ｔによって２個のフリップフロップ回路４２１と４２２
に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”
から低レベル“Ｌ”に変化する。そして、最終的には、
φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが
低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
ｕｔが比較基準信号φｅｘｔよりも位相が遅れており、
φｏｕｔがφｅｘｔより後に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合は、φｅｘ
ｔによって２個のフリップフロップ回路４２１と４２２
に変化が生じて、６ａ−３と６ａ−５が高レベル“Ｈ”
から低レベル“Ｌ”に変化する。そして、最終的には、
φｂが低レベル“Ｌ”、φｃが高レベル“Ｈ”、φｄが
低レベル“Ｌ”、φｅが高レベル“Ｈ”になる。
【００５５】このように、信号（比較基準信号）φｅｘ
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。
ｔの立ち上がり時間を基準として、信号（比較対象信
号）φｏｕｔの立ち上がり時間がそれ以前に高レベル
“Ｈ”になったか、ほぼ同時であったか、或いは、遅れ
て高レベル“Ｈ”になったかを検出することが可能にな
る。これらの検出結果を出力信号φｂ、φｃ、φｄ、お
よび、φｅの値としてラッチしておき、その値に基づい
て遅延制御回路をカウントアップするか、カウントダウ
ンするかを決めることになる。
【００５６】図１６は図５（図９）のスキュー低減回路
における位相比較回路（カウント信号発生部）の一構成
例を説明するための図であり、図１７は図１６の位相比
較回路におけるＪＫフリップフロップの動作を説明する
ためのタイミング図である。図１６に示されるように、
位相比較回路５５ａ（５５ｂ，５５ｃ）のカウント信号
発生部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲ
ートおよびインバー タで構成される増幅部４２８との
２つの部分を備えて構成されている。ＪＫフリ ップフ
ロップ４２７には、図１４の位相比較部からの出力信号
φａが入力され、 信号φａが低レベル“Ｌ”であるか
高レベル“Ｈ”であるかに応じてノード７ａ −９およ
び７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル
“Ｈ”を繰り返 す仕組みになている。増幅部４２８
は、ＪＫフリップフロップ４２７の出力信号 と、信号
φｂおよびφｄの信号を受けて増幅して出力する。ま
ず、ＪＫフリップフロップ４２７の動作を図１７のタイ
ミングチャートを参照して説明する。時間Ｔ１で、信号
φａが高レベル“Ｈ”から低レベル“Ｌ”に変化する
と、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”
から高レベル“Ｈ”に変化する。一方、ノード７ａ−１
の変化に応じて、ノード７ａ−５，７ａ−６および７ａ
−７が変化するが、信号φａが低レベル“Ｌ”であるた
めに、ノード７ａ−８は変化しない。結局、出力（ノー
ド）７ａ−９は変化せず、出力７ａ−１１のみが低レベ
ル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２に
なって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変
化すると、時間Ｔ１での動きと逆にノード７ａ−８は高
レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ
−７が変化しないので変化せず、出力７ａ−９は低レベ
ル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１
は変化しない。このように、ＪＫフリップフロップ回路
４２７は、信号φａの動きに応じて出力７ａ−９および
７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を
繰り返す動きをする。
における位相比較回路（カウント信号発生部）の一構成
例を説明するための図であり、図１７は図１６の位相比
較回路におけるＪＫフリップフロップの動作を説明する
ためのタイミング図である。図１６に示されるように、
位相比較回路５５ａ（５５ｂ，５５ｃ）のカウント信号
発生部は、ＪＫフリップフロップ４２７と、ＮＡＮＤゲ
ートおよびインバー タで構成される増幅部４２８との
２つの部分を備えて構成されている。ＪＫフリ ップフ
ロップ４２７には、図１４の位相比較部からの出力信号
φａが入力され、 信号φａが低レベル“Ｌ”であるか
高レベル“Ｈ”であるかに応じてノード７ａ −９およ
び７ａ−１１の電位が交互に低レベル“Ｌ”と高レベル
“Ｈ”を繰り返 す仕組みになている。増幅部４２８
は、ＪＫフリップフロップ４２７の出力信号 と、信号
φｂおよびφｄの信号を受けて増幅して出力する。ま
ず、ＪＫフリップフロップ４２７の動作を図１７のタイ
ミングチャートを参照して説明する。時間Ｔ１で、信号
φａが高レベル“Ｈ”から低レベル“Ｌ”に変化する
と、ノード７ａ−１および７ａ−１０が低レベル“Ｌ”
から高レベル“Ｈ”に変化する。一方、ノード７ａ−１
の変化に応じて、ノード７ａ−５，７ａ−６および７ａ
−７が変化するが、信号φａが低レベル“Ｌ”であるた
めに、ノード７ａ−８は変化しない。結局、出力（ノー
ド）７ａ−９は変化せず、出力７ａ−１１のみが低レベ
ル“Ｌ”から高レベル“Ｈ”になる。次に、時間Ｔ２に
なって、φａが低レベル“Ｌ”から高レベル“Ｈ”に変
化すると、時間Ｔ１での動きと逆にノード７ａ−８は高
レベル“Ｈ”から低レベル“Ｌ”に、７ａ−１０は７ａ
−７が変化しないので変化せず、出力７ａ−９は低レベ
ル“Ｌ”から高レベル“Ｈ”に変化し、出力７ａ−１１
は変化しない。このように、ＪＫフリップフロップ回路
４２７は、信号φａの動きに応じて出力７ａ−９および
７ａ−１１が交互に高レベル“Ｈ”と低レベル“Ｌ”を
繰り返す動きをする。
【００５７】図１８は図１６の位相比較回路におけるカ
ウント信号発生部の動作を説明するためのタイミング図
（カウントアップ時）であり、図１９は図１６の位相比
較回路におけるカウント信号発生部の動作を説明するた
めのタイミング図（カウント維持時）であり、そして、
図２０は図１６の位相比較回路におけるカウント信号発
生部の動作を説明するためのタイミング図（カウントダ
ウン時）である。次に、増幅部４２８の動作を、図１８
〜図２０を参照して説明する。
ウント信号発生部の動作を説明するためのタイミング図
（カウントアップ時）であり、図１９は図１６の位相比
較回路におけるカウント信号発生部の動作を説明するた
めのタイミング図（カウント維持時）であり、そして、
図２０は図１６の位相比較回路におけるカウント信号発
生部の動作を説明するためのタイミング図（カウントダ
ウン時）である。次に、増幅部４２８の動作を、図１８
〜図２０を参照して説明する。
【００５８】図１８は、比較基準信号φｅｘｔの立ち上
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。
がりに対して、比較対象信号φｏｕｔが先に低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが高レ
ベル“Ｈ”、信号φｃが低レベル“Ｌ”、信号φｄが高
レベル“Ｈ”、そして、信号φｅが低レベル“Ｌ”であ
る。結局、ノード７ａ−１２が高レベル“Ｈ”になり、
ノード７ａ−１３が低レベル“Ｌ”に固定され、セット
信号φＳＯおよびφＳＥはＪＫフリップフロップの状態
に応じて変化するが、リセット信号φＲＯおよびφＲＥ
は７ａ−１３が低レベル“Ｌ”のために変化しない。
【００５９】図１９は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。
準信号φｅｘｔとほぼ同時に低レベル“Ｌ”から高レベ
ル“Ｈ”になる場合を示している。この場合の位相比較
部からの入力信号は、信号φｂが低レベル“Ｌ”、信号
φｃが高レベル“Ｈ”、信号φｄが高レベル“Ｈ”、そ
して、信号φｅが低レベル“Ｌ”である。結局、ノード
７ａ−１２および７ａ−１３が低レベル“Ｌ”に固定さ
れ、リセット信号φＳＯおよびφＳＥはＪＫフリップフ
ロップの出力が増幅部に影響することはなく、信号φＳ
Ｏ，φＳＥ，φＲＯおよびφＲＥは低レベル“Ｌ”に固
定されたままになる。
【００６０】図２０は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。
準信号φｅｘｔの立ち上がりに対して遅れて低レベル
“Ｌ”から高レベル“Ｈ”になる場合を示している。こ
の場合の位相比較部からの入力信号は、信号φｂが低レ
ベル“Ｌ”、信号φｃが高レベル“Ｈ”、信号φｄが低
レベル“Ｌ”、そして、信号φｅが高レベル“Ｈ”であ
る。結局、ノード７ａ−１２が低レベル“Ｌ”に固定さ
れ、ノード７ａ−１３が高レベル“Ｈ”に固定され、リ
セット信号φＲＯおよびφＲＥはＪＫフリップフロップ
の状態に応じて変化するが、セット信号φＳＯおよびφ
ＳＥはノード７ａ−１３が低レベル“Ｌ”のために変化
しない。
【００６１】上述したように、本実施例の半導体集積回
路（メモリ）によれば、ＣＰＵから入力する信号（書き
込みデータ）のスキューを低減するだけでなく、ＣＰＵ
へ出力する信号（読み出しデータ）に対しても入力信号
のスキュー情報を利用して、該メモリから出力される信
号を受け取るＣＰＵにおいてもスキューを低減すること
ができる。なお、以上の説明では、本発明に係る半導体
集積回路をメモリ（半導体記憶装置）を例として説明し
たが、同期クロックにより制御され各信号間のスキュー
の低減を必要とするものであれば他の様々な半導体集積
回路に適用されるのはもちろんである。
路（メモリ）によれば、ＣＰＵから入力する信号（書き
込みデータ）のスキューを低減するだけでなく、ＣＰＵ
へ出力する信号（読み出しデータ）に対しても入力信号
のスキュー情報を利用して、該メモリから出力される信
号を受け取るＣＰＵにおいてもスキューを低減すること
ができる。なお、以上の説明では、本発明に係る半導体
集積回路をメモリ（半導体記憶装置）を例として説明し
たが、同期クロックにより制御され各信号間のスキュー
の低減を必要とするものであれば他の様々な半導体集積
回路に適用されるのはもちろんである。
【００６２】
【発明の効果】以上、詳述したように、本発明の半導体
集積回路によれば、所定の回路から入力する信号のスキ
ューを低減するだけでなく、所定の回路へ出力する信号
に対しても入力信号のスキュー情報を利用して、該半導
体集積回路から出力される信号を受け取る所定の回路に
おいてもスキューの低減を図ることができ、その結果、
半導体集積回路の動作クロックをさらに高速化すことが
可能になる。
集積回路によれば、所定の回路から入力する信号のスキ
ューを低減するだけでなく、所定の回路へ出力する信号
に対しても入力信号のスキュー情報を利用して、該半導
体集積回路から出力される信号を受け取る所定の回路に
おいてもスキューの低減を図ることができ、その結果、
半導体集積回路の動作クロックをさらに高速化すことが
可能になる。
【図１】半導体集積回路が適用されるシステムの一例を
示すブロック図である。
示すブロック図である。
【図２】図１のシステムにおける関連技術としての半導
体集積回路を概略的に示すブロック図である。
体集積回路を概略的に示すブロック図である。
【図３】図２のスキュー低減回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図４】本発明に係る半導体集積回路が適用されるシス
テムの一例を示すブロック図である。
テムの一例を示すブロック図である。
【図５】図４のシステムにおける本発明の半導体集積回
路の一実施例を概略的に示すブロック図である。
路の一実施例を概略的に示すブロック図である。
【図６】図５のスキュー低減回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図７】本発明の半導体集積回路が適用されるシステム
の他の例を示すブロック図である。
の他の例を示すブロック図である。
【図８】図７のシステムの動作を説明するためのタイミ
ング図である。
ング図である。
【図９】図７のシステムにおける本発明の半導体集積回
路の他の実施例を概略的に示すブロック図である。
路の他の実施例を概略的に示すブロック図である。
【図１０】図５（図９）のスキュー低減回路におけるシ
フトレジスタの一構成例を示す回路図である。
フトレジスタの一構成例を示す回路図である。
【図１１】図１０のシフトレジスタの動作を説明するた
めのタイミング図である。
めのタイミング図である。
【図１２】図５（図９）のスキュー低減回路における入
力用遅延回路および出力用遅延回路の一構成例を示す回
路図である。
力用遅延回路および出力用遅延回路の一構成例を示す回
路図である。
【図１３】図１２の各遅延回路の動作を説明するための
タイミング図である。
タイミング図である。
【図１４】図５（図９）のスキュー低減回路におけるに
おける位相比較回路（位相比較部）の一構成例を説明す
るための図である。
おける位相比較回路（位相比較部）の一構成例を説明す
るための図である。
【図１５】図１４の位相比較回路の動作を説明するため
のタイミング図である。
のタイミング図である。
【図１６】図５（図９）のスキュー低減回路におけるに
おける位相比較回路（カウント信号発生部）の一構成例
を説明するための図である。
おける位相比較回路（カウント信号発生部）の一構成例
を説明するための図である。
【図１７】図１６の位相比較回路におけるＪＫフリップ
フロップの動作を説明するためのタイミング図である。
フロップの動作を説明するためのタイミング図である。
【図１８】図１６の位相比較回路におけるカウント信号
発生部の動作を説明するためのタイミング図（カウント
アップ時）である。
発生部の動作を説明するためのタイミング図（カウント
アップ時）である。
【図１９】図１６の位相比較回路におけるカウント信号
発生部の動作を説明するためのタイミング図（カウント
維持時）である。
発生部の動作を説明するためのタイミング図（カウント
維持時）である。
【図２０】図１６の位相比較回路におけるカウント信号
発生部の動作を説明するためのタイミング図（カウント
ダウン時）である。
発生部の動作を説明するためのタイミング図（カウント
ダウン時）である。
１…所定の回路（第１の半導体集積回路：ＣＰＵ） ２…半導体集積回路（第２の半導体集積回路：メモリ；
ＤＲＡＭ） ３１…クロック線 ３２，３３…データ線（データバス） ４１ａ，４１ｂ…入力バッファ ４２ａ，４２ｂ…出力トランジスタ ４３ａ，４３ｂ…ラッチ回路 ４４ａ，４４ｂ…出力バッファ ５…スキュー低減回路 ５１…遅延部 ５２ａ，５２ｂ…シフトレジスタ ５３ａ，５３ｂ…入力用遅延回路 ５４ａ，５４ｂ…出力用遅延回路 ５５ａ，５５ｂ…位相比較回路 ６…メモリ部
ＤＲＡＭ） ３１…クロック線 ３２，３３…データ線（データバス） ４１ａ，４１ｂ…入力バッファ ４２ａ，４２ｂ…出力トランジスタ ４３ａ，４３ｂ…ラッチ回路 ４４ａ，４４ｂ…出力バッファ ５…スキュー低減回路 ５１…遅延部 ５２ａ，５２ｂ…シフトレジスタ ５３ａ，５３ｂ…入力用遅延回路 ５４ａ，５４ｂ…出力用遅延回路 ５５ａ，５５ｂ…位相比較回路 ６…メモリ部
Claims (13)
- 【請求項１】 同期クロックと所定の回路から入力する
信号とのスキューを低減するスキュー低減回路を備えた
半導体集積回路であって、 前記スキュー低減回路は、前記同期クロックと前記所定
の回路からの入力信号とのスキューを低減する情報を使
用して、該半導体集積回路から該所定の回路へ出力する
信号の位相を制御するようになっていることを特徴とす
る半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、前記スキュー低減回路は、前記所定の回路からの入
力信号に対して前記同期クロックと前記所定の回路から
の入力信号とのスキューに応じた遅延時間を与える入力
用遅延回路と、該半導体集積回路から該所定の回路への
出力信号に対して該入力用遅延回路と同じ遅延時間を与
える出力用遅延回路とを具備することを特徴とする半導
体集積回路。 - 【請求項３】 請求項２記載の半導体集積回路におい
て、前記入力用遅延回路および前記出力用遅延回路を、
それぞれＤＬＬ回路として構成したことを特徴とする半
導体集積回路。 - 【請求項４】 請求項３記載の半導体集積回路におい
て、前記スキュー低減回路は、さらに、前記同期クロッ
クと前記所定の回路からの入力信号とのスキューを比較
検出する位相比較回路と、該位相比較回路によるスキュ
ーの検出結果に応じて前記入力用遅延回路および前記出
力用遅延回路の遅延時間を同じ値として制御するシフト
レジスタを具備することを特徴とする半導体集積回路。 - 【請求項５】 請求項２記載の半導体集積回路におい
て、前記半導体集積回路は、キャリブレーションモード
を有し、該キャリブレーションモードにおいて、前記同
期クロックと前記所定の回路からの入力信号とのスキュ
ーを補正するようになっていることを特徴とする半導体
集積回路。 - 【請求項６】 請求項１記載の半導体集積回路におい
て、前記半導体集積回路は、前記所定の回路へ信号を出
力する際に、同時にタイミング信号を出力するようにな
っていることを特徴とする半導体集積回路。 - 【請求項７】 請求項６記載の半導体集積回路におい
て、前記半導体集積回路は、キャリブレーションモード
を有し、該キャリブレーションモードにおいて、前記同
期クロックと前記タイミング信号とのスキューを補正す
るようになっていることを特徴とする半導体集積回路。 - 【請求項８】 請求項７記載の半導体集積回路におい
て、前記所定の回路は、前記キャリブレーションモード
においてタイミング信号を出力するようになっているこ
とを特徴とする半導体集積回路。 - 【請求項９】 請求項８記載の半導体集積回路におい
て、前記スキュー低減回路は、さらに、前記キャリブレ
ーションモードにおいて、前記同期クロックと前記所定
の回路から入力するタイミング信号とのスキューに応じ
た遅延時間を与えるタイミング信号のための入力用遅延
回路と、該半導体集積回路から該所定の回路へ出力され
る前記タイミング信号に対して該タイミング信号のため
の入力用遅延回路と同じ遅延時間を与えるタイミング信
号のための出力用遅延回路とを具備することを特徴とす
る半導体集積回路。 - 【請求項１０】 請求項９記載の半導体集積回路におい
て、前記タイミング信号のための入力用遅延回路および
前記タイミング信号のための出力用遅延回路を、それぞ
れＤＬＬ回路として構成したことを特徴とする半導体集
積回路。 - 【請求項１１】 請求項１０記載の半導体集積回路にお
いて、前記スキュー低減回路は、さらに、前記同期クロ
ックと前記所定の回路から入力するタイミング信号との
スキューを比較検出するタイミング信号のための位相比
較回路と、該タイミング信号のための位相比較回路によ
るスキューの検出結果に応じて前記タイミング信号のた
めの入力用遅延回路および前記タイミング信号のための
出力用遅延回路の遅延時間を同じ値として制御するタイ
ミング信号のためのシフトレジスタを具備することを特
徴とする半導体集積回路。 - 【請求項１２】 請求項１〜１１のいずれか１項に記載
の半導体集積回路を使用した半導体集積回路システムで
あって、前記所定の回路はＣＰＵであり、該半導体集積
回は該ＣＰＵに対してバス接続された半導体記憶装置で
あることを特徴とする半導体集積回路システム。 - 【請求項１３】 請求項１２記載の半導体集積回路シス
テムであって、前記半導体記憶装置は、複数個設けられ
ていることを特徴とする半導体集積回路システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18669997A JP3832932B2 (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路および半導体集積回路システム |
| US08/978,373 US5923198A (en) | 1997-07-11 | 1997-11-25 | High-speed clock-synchronous semiconductor integrated circuit and semiconductor integrated circuit system |
| TW086117792A TW362176B (en) | 1997-07-11 | 1997-11-26 | High-speed clock-synchronous semiconductor integrated circuit and semiconductor integrated circuit system |
| KR1019970067670A KR100286636B1 (ko) | 1997-07-11 | 1997-12-11 | 반도체 집적 회로 및 반도체 집적 회로 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18669997A JP3832932B2 (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路および半導体集積回路システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1131024A true JPH1131024A (ja) | 1999-02-02 |
| JP3832932B2 JP3832932B2 (ja) | 2006-10-11 |
Family
ID=16193093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18669997A Expired - Lifetime JP3832932B2 (ja) | 1997-07-11 | 1997-07-11 | 半導体集積回路および半導体集積回路システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5923198A (ja) |
| JP (1) | JP3832932B2 (ja) |
| KR (1) | KR100286636B1 (ja) |
| TW (1) | TW362176B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100763849B1 (ko) | 2006-08-10 | 2007-10-05 | 삼성전자주식회사 | 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치 |
| JP2007531959A (ja) * | 2004-03-31 | 2007-11-08 | マイクロン テクノロジー、インコーポレイテッド | 集積回路における信号タイミングの再構成 |
| US7411805B2 (en) | 1999-08-30 | 2008-08-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
| JP2010510720A (ja) * | 2006-11-15 | 2010-04-02 | クゥアルコム・インコーポレイテッド | 遅延線の較正 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6310506B1 (en) * | 1996-10-29 | 2001-10-30 | Texas Instruments Incorporated | Programmable setup/hold time delay network |
| US6105144A (en) * | 1998-03-02 | 2000-08-15 | International Business Machines Corporation | System and method for alleviating skew in a bus |
| JP4178225B2 (ja) * | 1998-06-30 | 2008-11-12 | 富士通マイクロエレクトロニクス株式会社 | 集積回路装置 |
| US6584576B1 (en) * | 1999-11-12 | 2003-06-24 | Kingston Technology Corporation | Memory system using complementary delay elements to reduce rambus module timing skew |
| US7036037B1 (en) * | 2002-08-13 | 2006-04-25 | Cypress Semiconductor Corp. | Multi-bit deskewing of bus signals using a training pattern |
| TWI303427B (en) * | 2003-04-30 | 2008-11-21 | Hynix Semiconductor Inc | Synchronous memory device having advanced data align circuit |
| US7401246B2 (en) * | 2005-06-30 | 2008-07-15 | Intel Corporation | Nibble de-skew method, apparatus, and system |
| US10020035B2 (en) | 2016-09-07 | 2018-07-10 | Toshiba Memory Corporation | Reception circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268936A (en) * | 1991-07-08 | 1993-12-07 | At&T Bell Laboratories | Synchronous digital signal to asynchronous digital signal desynchronizer |
-
1997
- 1997-07-11 JP JP18669997A patent/JP3832932B2/ja not_active Expired - Lifetime
- 1997-11-25 US US08/978,373 patent/US5923198A/en not_active Expired - Lifetime
- 1997-11-26 TW TW086117792A patent/TW362176B/zh not_active IP Right Cessation
- 1997-12-11 KR KR1019970067670A patent/KR100286636B1/ko not_active IP Right Cessation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7411805B2 (en) | 1999-08-30 | 2008-08-12 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7602665B2 (en) | 1999-08-30 | 2009-10-13 | Renesas Technology Corp. | Semiconductor integrated circuit device |
| US7936621B2 (en) | 1999-08-30 | 2011-05-03 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| US8179733B2 (en) | 1999-08-30 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor integrated circuit device |
| JP2007531959A (ja) * | 2004-03-31 | 2007-11-08 | マイクロン テクノロジー、インコーポレイテッド | 集積回路における信号タイミングの再構成 |
| KR100763849B1 (ko) | 2006-08-10 | 2007-10-05 | 삼성전자주식회사 | 멀티 위상 클럭 신호들간의 위상 스큐를 감소시키는 위상보정 회로, 그 방법 및 상기 회로를 구비하는 반도체 장치 |
| JP2010510720A (ja) * | 2006-11-15 | 2010-04-02 | クゥアルコム・インコーポレイテッド | 遅延線の較正 |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5923198A (en) | 1999-07-13 |
| KR100286636B1 (ko) | 2001-04-16 |
| TW362176B (en) | 1999-06-21 |
| KR19990013264A (ko) | 1999-02-25 |
| JP3832932B2 (ja) | 2006-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3901297B2 (ja) | Ｄｌｌ回路及びそれを利用した半導体記憶装置 | |
| US6750692B2 (en) | Circuit and method for generating internal clock signal | |
| US6570419B2 (en) | Semiconductor integrated circuit having a clock recovery circuit | |
| JP3993717B2 (ja) | 半導体集積回路装置 | |
| US6671753B2 (en) | Elastic interface apparatus and method therefor | |
| JP4751178B2 (ja) | 同期型半導体装置 | |
| JPH11316706A (ja) | データ高速転送同期システム及びデータ高速転送同期方法 | |
| US7710171B2 (en) | Delayed locked loop circuit | |
| US7098712B2 (en) | Register controlled delay locked loop with reduced delay locking time | |
| JP3481065B2 (ja) | 位相比較回路および半導体集積回路 | |
| JP4397933B2 (ja) | 位相同期回路 | |
| US20020109528A1 (en) | Fast data transfer system with multiple memory modules and controller | |
| US5990715A (en) | Semiconductor integrated circuit using a synchronized control signal | |
| JPH10171774A (ja) | 半導体集積回路 | |
| JPH1131024A (ja) | 半導体集積回路および半導体集積回路システム | |
| JP2003263238A (ja) | クロック発生回路 | |
| JP3321926B2 (ja) | 自己同期型半導体集積回路装置 | |
| US6542999B1 (en) | System for latching first and second data on opposite edges of a first clock and outputting both data in response to a second clock | |
| JP3717290B2 (ja) | 集積回路装置 | |
| JP4071873B2 (ja) | 半導体集積回路装置 | |
| JPH10133768A (ja) | クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置 | |
| US7129764B2 (en) | System and method for local generation of a ratio clock | |
| JP2000049595A (ja) | Ｄｌｌ回路 | |
| JP3819005B2 (ja) | 半導体集積回路 | |
| JP2000353939A (ja) | クロック信号同期式フリップフロップ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051101 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060620 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060718 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090728 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100728 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110728 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120728 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130728 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |