KR20070004633A - 지터 측정 방법 및 장치 - Google Patents

Abstract

지터를 측정하는 방법(400)에서, 신호 전이 위치들을 발생하기 위해, 테스트(200) 중인 신호가 입력된다(402). 신호 전이 위치는 샘플링 클록 신호(222)를 사용하여 래치되며(404), 신호 전이 위치는 지연 값으로 변환된다(406). 지연 값은 에지 위치 출력(310)으로 변환되며(408), 에지 위치 출력(310) 값이 검출된다(410).

지연선, 신호 전이, 샘플링 클록 신호, 신호 처리 필터.

Description

지터 측정 방법 및 장치{METHOD AND APPARATUS FOR MEASURING JITTER}

본 발명은 일반적으로 데이터 전송에 관한 것이며, 보다 구체적으로는 데이터 신호들에서 지터(jitter) 측정 방법 및 장치에 관한 것이다.

현대의 디지털 전송 시스템들에서, 데이터 신호는 "비트들"로 불리는 일련의 0과 1로 변환된다. 이상적인 시스템에서, 전송 채널 또는 전송 라인으로 송신되는 모든 데이터 신호는 정확히 동일한 길이와 간격을 갖는다. 이는 전송 채널의 수신기 단에서 중요하며, 이에 따라 1과 0의 스트림은 다시 본래 데이터 신호로 변환된다.

유감스럽게, 전송 채널에서의 수많은 인자들은 송신되거나 전송되는 데이터 신호 비트들의 원하는 정확한 타이밍을 바꾸거나 이에 간섭할 수 있다. 이는 전화 라인들, 컴퓨터 네트워크들, 광섬유들, 무선 통신 등을 포함하는 가상적으로 모든 타입들의 데이터 통신에 적용된다. 신호의 타이밍에서의 결과적인 랜덤 변화들은 소위 "지터"로서 불린다.

"지터 측정"은 비트들의 타이밍에서의 변화들을 분석하여, 데이터 신호들이 송신 라인의 수신 단에 도착하는 때에 데이터 비트들에 놓여진 타이밍 불확실성 특성 및 량(量), 또는 지터를 결정하는 것을 가리킨다. 측정들은 지터 진폭과 지터 주파수 모두를 나타낸다.

지터 진폭은 비트들 각각에서의 타이밍 에러 량 또는 에러 크기이다. 즉, 지터 진폭은 비트가 도착해야 하는 시간과 비트가 실제로 도착한 시간과의 차이이다.

지터 주파수는 지터량이 얼마나 빨리 또는 얼마나 늦게 변하는지를 나타내는 측정이다. 따라서, 예를 들어, 지터 주파수는 비트들이 초기에 한 순간에서 얼마나 빨리 앞뒤로 스위칭하며, 이후에 다른 순간에서 얼마나 늦게 스위칭하며, 이후에 다시 초기에서의 스위칭 등을 측정하는 것이다. 따라서, 지터 주파수는 데이터 비트들의 타이밍에서 변화들의 주파수이다.

당연히, 지터 주파수는 전송 채널에서의 실제 데이터 비트들의 주파수와는 다르다. 지터 주파수는 통상적으로 대략 10Hz에서 전송 라인에서 데이터 비트 주파수 속도의 대략 수 퍼센트까지이다. 따라서, 지터 측정을 위해 요구되는 대역폭은 매우 클 수 있다. 예를 들어, 초당 155Mb의 신호에서의 지터를 측정하기 위한 일 사양은 1.3MHz까지의 측정 성능을 요구할 것이다.

표시된 바와같이, 많은 지터 소스들이 있다. 일 소스는 "데이터-관련" 지터이다. 데이터-관련 지터에서, 지터는 데이터 신호의 1과 0의 스트링의 비-반복적인 특성과 관련된다. 예를 들어, 만일 긴 스트링의 0 이후에 긴 스트링 1이 계속되는 경우, 및 그 역의 경우에, 결과는 데이터 신호 타이밍에서 작은, 순간적인 전이점이 될 수 있다. 이는 송신기에서의 전원 잡음, 다른 신호들로부터의 누화, 릴레이(relay)들, 전송 라인에서의 반사들 등과 같은 많은 인자에 의해 야기될 수 있다.

다른 형태들의 지터는 다중화 신호 내에서 나타날 수 있다. 이들 중 하나는 개별 소스 데이터 신호들의 하나의 다중화 신호에의 결합으로부터 발생한다. 예를 들어, 155Mb/s 다중화 신호에서, 63개의 T1 신호들이 있으며, 여기서 신호들 각각은 1.5MHz 주파수에 있다. (용어 "T1"은 일반적으로 1.5MHz의 결합 속도에서 24개의 사용자 채널들을 수반하는 고속 데이터 회로 라인 속도 포맷을 가리킨다.) 다양한 서로다른 T1 신호들로부터의 다른 신호 비트들의 타이밍들은 다중화 155Mb/s 채널 내에서 균등하게 이격되지 않을 수 있다. 이후에, 서로다른 타이밍 간격들은 데이터 채널의 수신 단에서 지터로서 나타난다.

지터 주파수와 지터 보상의 문제점 사이에 관계가 있다. 일반적으로, 지터 주파수가 높을수록, 조작될 수 있는 지터 진폭은 낮아진다. 따라서, 지터 진폭과 지터 주파수(또는 주파수 대역) 모두를 측정할 수 있는 것이 중요하다. 또한, 지터 스펙트럼을 측정할 수 있는 것이 특히 유용할 것이다.

종래의 지터 측정은 아날로그 회로로 수행되었다. 유감스럽게, 이러한 아날로그 회로는 수많은 단점들을 갖는다. 예를 들어, 이는 신호 잡음, 온도 변화들, 전원 잡음, 교정 문제들 등을 갖기 쉽다.

또한, 아날로그 회로들은 네트워크 및 데이터 시스템 비트 레이트 속도들의 증가와 함께 더 많은 문제가 발생될 수 있다. 고속 및 고주파들에서 만족스럽게 작동하는 아날로그 회로를 얻기는 매우 어렵다.

또한, 고주파 아날로그 분석 회로가 필드에서 데이터 전송 라인들을 분석하는데에 있어서 휴대용으로 소형화되는 것은 어렵다. 또한, 필드에서 일 위치에서 다른 위치로 이동하는 때에 발생하는 조슬링(jostling) 및 온도 변화들 동안에, 이러한 휴대용 아날로그 회로가 안정되며 교정된 채로 유지되는 것은 어렵다.

아날로그 장비에 대한 또 다른 제한은 전력 소모인데, 특히 주파수가 증가함에 따라 발진기 전력 소모가 증가되기 때문이다. 유사하게, 주파수가 증가함에 따라 차폐에 대한 필요가 증가된다.

이 모든 문제는 전형적으로 이동(mobile) 테스트 장비가 아닌, 특히 필드에서 사용하기 위한 핸드헬드(handheld) 장비가 아닌 실험실 환경에서 수용될 수 있는 보다 큰 피스(piece)의 장비에서 발생된다.

전력 소모 증가, 차폐 증가, 불안정성 증가, 및 크기 증가와 같은 제한들 이외에, 아날로그 회로 속도 증가로부터의 추가적인 기술적 문제점들이 있다. 이러한 문제들은 또한 정확한 문제들의 원인이 된다. 아날로그 회로에서의 모든 작은 저항 및 커패시터는 제조 공차(전형적으로, 1% 내지 10%)를 갖는다. 회로가 설계되는 때에, 이러한 모든 공차들이 고려되어야 하며, 모든 공차 변화들을 보상하기 위해, 충분한 교정 성능이 포함되어야 한다. 따라서, 이러한 디바이스들은 시간이 지남에 따라, 또한 온도에 따라 변하는 값들을 갖는다. 따라서, 공장 재교정이 종종 6개월마다 필요할 수 있다.

따라서, 지터 측정 방법들 및 장치의 개선에 대한 필요가 여전히 존재한다. 데이터 속도들, 전송 주파수들에서의 지속적인 증가 및 구성요소 소형화의 관점에서, 이러한 문제들에 대한 해답을 발견하는 것이 더욱 중요하게 되었다.

이러한 문제들에 대한 솔루션들이 오랫동안 조사되어 왔지만, 종래의 전개들 은 어떠한 솔루션도 개시하거나 암시하지 않았으며, 따라서 이러한 문제들에 대한 솔루션들은 오랫동안 기술분야의 당업자들에 의해 발견되지 않았다.

본 발명은 지터 측정 방법을 제공한다. 신호 전이 위치들을 발생하기 위해, 테스트 중인 신호가 입력된다. 신호 전이 위치는 샘플링 클록 신호를 사용하여 래치(latch)되며, 상기 신호 전이 위치는 지연 값으로 변환된다. 상기 지연 값은 에지 위치 출력으로 변환되며, 상기 에지 위치 출력 값이 검출된다. 이는 데이터 전송 신호들에서 지터 측정 개선을 제공하는 방법을 발생한다.

본 발명의 일정 실시예들은 상술된 이점들 이외에 또는 이들을 대신하여 다른 이점들을 갖는다. 이러한 이점들은 첨부 도면들을 참조하여 하기의 상세한 설명을 읽음으로써 기술분야의 당업자에게 자명하게 될 것이다.

도 1은 지터 측정 회로가 이용되는 네트워크의 개략도이다.

도 2는 본 발명에 따라 도 1의 지터 측정 회로의 블록도이다.

도 3은 도 2의 클록 및 시간 값들에 대한 지연을 변환하기 위한 컨버터의 블록도이다.

도 4는 본 발명에 따라 지터 측정 방법의 흐름도이다.

하기의 상세한 설명에서, 본 발명의 완전한 이해를 위해, 수많은 특정 상세사항들이 제공된다. 그러나, 본 발명은 이러한 특정 상세사항들 없이 실시될 수 있 다. 본 발명을 명확하게 하기 위해, 일부 공지된 회로들 및 시스템 구성들은 상세히 개시되지 않는다. 모든 도면들에서, 동일 번호들은 동일 요소들과 관련된다.

데이터 신호들에서 지터를 측정하는 것에 관한 본 발명은 캐스케이드(cascade) 지연 요소들로 구성되는 샘플링된 지연선을 포함한다. 일 실시예에서, 이러한 지연 요소들은 디지털 전기 버퍼들이며, 신호들을 지연시키는 다른 적절한 디바이스들이 또한 사용될 수 있다.

지연선은 길이를 따라 선택된 지연 요소들 사이에서 탭핑(tapping)되며, 이에 따라 탭들 각각에서의 라인 상태가 샘플링될 수 있다. 샘플링은 충분히 빠른 속도로 샘플하는 샘플링 클록에 의해 제어되며, 이에 따라 신호 상태 변화가 지연선의 일 단으로부터 타 단으로 통과되는 때마다, 지연선을 따라 일정 지점에서 샘플링됨이 보장된다.

디지털 신호에 대하여, 라인 상태는 0과 1로 표시된다. 이 경우에, 샘플링은 샘플링 클록에 의해 클록되는, 지연선을 따른 플립-플롭 회로들에 의해 수행될 수 있다. 예를 들어, 신호가 상태 0에서 1로 바뀌는 경우에, 신호가 지연선을 통해 전파되는 때에, 지연선의 요소들은 또한 순차적으로 0에서 1로 바뀔 것이다.

도시되고 설명되는 실시예에서, 요소들은 제 1 요소에서 마지막 요소의 순서로 바뀐다. 요소들이 바뀌는 동안 지연선이 샘플링되는 경우에, 보다 이른 요소들은 바뀌지만, 보다 늦은 요소들은 바뀌지 않을 것이다. 바뀐 요소들의 개수는 상태 변화 타이밍의 측정이다. 이후에, 샘플들은 샘플링 클록 시간에서 어느 요소의 상태 변화가 도달하였는지를 결정하도록 처리될 수 있다. 이는 "전이" 요소 위치인 데, 즉 지연선 샘플들이 일 상태에서 다른 상태로 바뀐 위치이다. 각 지연 요소의 지연이 알려져 있기 때문에, 디지털 신호의 타이밍 특성들이 획득될 수 있다.

만일 예를 들어, 샘플링 클록이 시그널링 속도로 샘플링되는 경우에, 전위 위치에서의 변화들은 테스트 중인 데이터 신호상의 지터와 상호관련되며, 이에 따라 이러한 지터의 특성을 나타낸다. 더욱이, 지터가 통상적으로 대략 10Hz 이상의 주파수를 갖는 변화들로서 정의되기 때문에, 본원에서 개시된 바와같이, 신호 처리는 시그널링 속도와 다른 샘플링 클록과 관련되는 결함들(artifacts)을 제거하는데에 사용될 수 있다. 서로다른 시그널링 속도에 의해 발생되는 이러한 하나의 인공물은 전이점 위치에서 "램프(ramp)"로서 인식될 수 있다. 이후에, 램프의 기울기는 시그널링과 샘플링 클록의 주파수 차이를 나타낸다.

당연히, 데이터 비트 에러들은 또한 10Hz 이하의 주파수들에서 바뀔 수 있지만, 이 낮은 주파수들에서 비트 전송률 에러들을 분석하기 위한 서로다른 필요들 때문에, 이러한 현상은 지터라기 보다는 "웬더(wander)로서 불린다. 예를 들어, 웬더는 만족스럽게 측정되는 더욱 정확한 기준 신호가 필요하다.

종종, 시스템에서 지터 측정이 요구되는 경우에, 송신되는 모든 데이터 비트에 대한 전이가 없을 수 있다. 예를 들어, 비제로-복귀("NRZ") 시스템들에서, 동일한 값(0 또는 1)의 연속적인 비트들은 이들 사이에서 전이를 갖지 않는다. 이러한 경우에, 본 발명은 새로운 전이가 발생할 때까지 마지막 전이점을 기억한다.

2개의 연속적인 샘플들간의 타이밍 변화가 너무 크기 때문에, 범위-초과 기능이 이 조건을 검출한다. 이 경우에, 추가의 정보 없이, 전이가 어느 데이터 비트 위치로부터인지를 결정할 수 없다는 인입(incoming) 지터에 대한 표시가 제공된다. 이는 지터 진폭이 큰 때에 발생하는 것과 더 유사하다.

지터 진폭은 데이터 전송 채널의 수신 단에서의 신호 타이밍이 변하는 량이다. 지터 진폭은 통상적으로 일 비트 또는 데이터 신호 요소의 길이가 되는 단위 간격("UI")의 퍼센티지로서 측정된다. 따라서, 0.45 UI의 지터 진폭은 데이터 전송 채널의 수신 단에서의 타이밍이 대략 비트의 절반 정도로 변한다는 것을 표시할 것이다. 여러 경우들에서, 예를 들어 데이터 비트 신호들을 더욱 높게 결합되는 비트 전송률들로 다중화하는 때에, 진폭들은 10 또는 100 UI 범위가 될 수 있다.

지터 주파수는 지터 량이 얼마나 빨리 또는 얼마나 늦게 변하는지를 측정하는 것이다. 지터 주파수와 지터 보상의 문제점 사이에 관계가 있다. 일반적으로, 지터 주파수가 높을수록, 조작될 수 있는 UI의 수는 작아진다. 큰 지터 진폭들을 조작하는 성능에서의 이러한 감소는 지터 복구 회로들을 위한 산업계 사양들에서 나타나는데, 이는 전형적으로 주파수 증가와 함께 UI 성능에서 롤-오프(roll-off)를 포함한다.

예를 들어, 지터 주파수가 낮은 때에, 데이터 비트들의 에지는 일 비트에서 후속 비트로 약간 이동할 것이며, 따라서 회로는 이를 추적함으로써 대처할 수 있다. 따라서, 심지어 수백 개의 UI인 큰 진폭이 보상될 수 있으며, 데이터가 복구된다. 거꾸로, 고주파 및 동일 진폭에서, 비트 에지들은 예를 들어, 한 비트에서 후속 비트로 반 UI만큼 이동하여, 데이터 손실을 발생시킬 수 있는데, 이는 특정 비트가 일 타임 슬롯에 속해 있는지 또는 인접 타임 슬롯에 속해 있는지를 결정할 수 없기 때문이다.

종래 지터 측정은 아날로그 회로로 수행되었다. 아날로그 회로는 발진기, 필터, 그리고 위상 비교기로 구성되는 위상-고정 루프를 포함한다. 이는 동일 주파수이거나 인입 데이터 신호의 배수 주파수인 기준 클록을 셋업한다. 이후에, 인입 데이터 신호가 타이밍에서 변하는 경우에, 위상-고정 루프에 의해 발생된 기준 신호는 인입 데이터 신호 타이밍이 바뀐 량을 결정을 허용한다. 이후에, 지터 측정은 이러한 측정된 타이밍 신호 변화로부터 유도된다.

유감스럽게, 이러한 아날로그 회로는 수많은 단점을 갖는다. 예를 들어, 신호 잡음, 온도 변화들, 전원 잡음, 교정 문제들 등을 갖기 쉽다. 또한, 아날로그 회로들은 이들의 주파수가 증가함에 따라 설계, 제조 및 유지하기에 더욱 어렵게 되었다. 이러한 주파수의 증가는 네트워크들 및 데이터 시스템들에서 일상적인 요건인데, 이는 통신 기술들에서의 계속적인 개선들과 함께 데이터 비트 전송률들이 계속적으로 증가하기 때문이다. 광섬유 전송 링크에서, 예를 들어 40Gbps 데이터 전송률이 일반적인데, 이는 각 데이터 비트가 대략 25 피코초의 길이를 갖는 것을 의미한다. 아날로그 회로를 이러한 속도들로 만족스럽게 동작시키는데에 많은 문제가 발생하고 있다.

유익하게, 본원에서 개시된 바와같이, 본 발명은 필드-프로그램가능한 게이트 어레이("FPGA")들을 포함하는 현대의 디지털 집적회로들로 구현될 수 있다. 일부 FPGA들은 "캐리 체인(carry chain)" 회로 구조를 포함한다. 캐리 체인 회로 구조는 주로 디지털 산술 회로들을 위한 것이지만, 본원에서 개시된 바와같이, 캐리 체인은 100ps 정도의 탭을 갖는 지연선으로서 사용될 수 있다. 이러한 구현은 아날로그 회로를 사용하는 종래 지터 측정보다 작고 덜 비싸다.

또한, 여러 지터 측정들의 분해능이 테스트 중인 신호에 타이밍 잡음을 추가에 의해 실제로 증가되었음을 알 수 있다. 지터 측정이 일정한 관심 대역, 전형적으로 약 10Hz에서 시그널링 속도의 약 1% 정도에 대하여 수행되기 때문에, 매우 넓은 대역에 대해 도입된 타이밍 잡음은 지연 탭 분해능(delay tap resolution)을 초과하는 분해능을 증가시킬 수 있다. 이를 수행하기 위해, 본 발명은 광대역 잡음을 데이터 신호에 부가시키며, 이후에 관심 대역 이상의 잡음을 필터링하여, 결과적으로 분해능을 증가시킨다.

잡음은 여러 방식으로 부가될 수 있다. 예를 들어, 잡음은 지연 디바이스를 사용함으로써, 샘플링 핀들의 임계치를 바꿈으로써, 전원 잡음을 지연선 전원에 추가함으로써 등으로 부가될 수 있다. 이러한 잡음 부가 방법들 모두는 예를 들어, FPGA 구현에서 사용될 수 있다.

본 발명에 따라 일 FPGA 구현에서, 필터링은 지연선과 나란히 FPGA에서 구현되는 디지털 신호 처리("DSP")를 사용함으로써 수행되었다. 이러한 DSP 필터링은 지터 측정 장비를 위한 ITU-T 사양들(O.171/O/172)을 충족하는 측정들을 기꺼이 제공한다.

정확한 측정을 제공하기 위해, 지연선 타이밍 특성들은 알려져야 한다. 지연선 요소들의 타이밍은 교정될 수 있거나, 타이밍은 설계상으로 알려질 수 있다. 일 FPGA 구현에서, 지연선은 알려진 주파수들과 알려진 주파수 차이를 갖는 2개의 신 호들을 발생함으로써 교정된다. 교정 신호들은 위상-고정 루프를 사용하여 발생된다. 교정 신호들 중 하나는 샘플링 클록으로서 사용되며, 다른 하나는 테스트 신호로서 지터 측정 회로에 공급된다. 알려진 주파수 차이 때문에, 지연선 샘플러로부터의 출력은 알려진 기울기를 갖는 램프(ramp)이다. 알려진 주파수 때문에, 샘플러 출력은 지나간 시간과 상호관련된다. 이후에, 지연선 요소들 각각은 각 샘플 전이가 발생하는 때에 교정 메모리에 저장함으로써 교정된다.

도 1은 지터 측정 회로(102)가 이용되는 네트워크(100)의 개략도이다. 특히, 지터 측정 회로(102)는 전송 채널(108)로부터 수신기(106)에 의해 수신되는 신호(104)상의 지터를 측정한다. 신호(104)는 수신기(106)에 의한 수신을 위해 신호(104)를 전송 채널(108)에 삽입한 송신기(110)에서 발신된다. 인터넷과 같은 네트워크(112)가 전송 채널(108)의 일부로서 존재할 수 있다.

도 2를 참조하면, 본 발명에 따라 지터 측정 회로(102)의 블록도가 도시된다. 지터 측정 회로(102)는 탭핑 지연선(tapped delay line)인 블록(102), 샘플 레지스터인 블록(204), 우선순위 인코더인 블록(206), 클록 및 시간 값들에 대한 지연을 변환하기 위한 컨버터인 블록(208), 초과-범위 검출기인 블록(210), DSP 필터들인 블록(212), 피크-투-피크 검출기인 블록(214), 제곱 평균 제곱근("RMS") 측정 계산들을 수행하는 블록(216), 및 디더 유닛(dither unit)인 블록(218)을 포함한다.

블록(202)을 참조하면, 탭핑 지연선은 캐스케이드 지연 요소들(202A,202B,...202N)로 구성된다. 지연 요소들(202x) 각각은 작은 량의 신호 시 간 지연(△T)을 제공한다. 도 2에서 알 수 있는 바와같이, 지연 요소들(202x)은 순차적으로 연결되며, 이에 따라 데이터 신호가 블록(202)의 탭핑 지연선을 통해 이동하는 때에, 각 지연 요소에서의 △T 시간 지연들이 누적된다. 따라서, n △T 시간 지연 요소들이 있는 경우에, n배의 △T가 블록(202)의 탭핑 지연선의 최초(지연 요소(202A))에서 마지막(지연 요소(202N))까지의 총 시간 지연이다.

(도 1)의 신호(104)가 될 수 있는 테스트 중인 데이터 신호(220)가 우선 블록(218) 디더 유닛에, 그리고 블록(218)에서 블록(202)의 탭핑 지연선의 최초 지연 요소(202A)로 공급된다. 이후에, 상술한 바와같이, 각 증가적인 시간 지연(△T) 이후에, 테스트 중인 데이터 신호(220)는 순차적으로 후속 지연 요소들(202B...202N)로 진행한다. 따라서, 테스트 중인 데이터 신호(220)의 블록(202)의 탭핑 지연선에의 입력은 데이터 신호가 이를 통해 전파되는 때에 블록(202)의 탭핑 지연선에서 데이터 신호 전이 위치들을 발생할 것이다.

상술한 바와같이, 몇개의 △T 시간 지연 간격들 각각은 서로다른 간격들이 될 수 있다. 상술한 바와같이, 그리고 하기에서 설명될 바와같이, 지터 측정 회로(102)는 몇개의 △T 시간 지연들에서 어떤 변화들을 교정하고 참작하는 회로를 포함한다. 이러한 수단에 의해, 블록(202)의 탭핑 지연선에서 보다 큰 △T 공차들을 수용함으로써 비용이 감소될 수 있으면서, 본 발명의 정확도는 증가된다.

샘플링 클록 신호(222)가 동작을 동기화하기 위해 지터 측정 회로(102)에 제공된다. 샘플링 클록 신호(222)의 주파수는 테스트 중인 데이터(220) 신호와 동일할 수 있거나, 상술한 바와같이 다른 주파수를 가질 수 있다. 샘플링 클록 신 호(222)의 주파수와 관계없이, 블록(202)의 탭핑 지연선을 통한 전체 지연은 샘플링 클록 신호(222)의 사이클 주기보다 크게 된다.

지연 요소들(202x)에서의 △T 시간 지연들 각각은 샘플링 클록 신호(222)의 사이클 주기에 비하면 매우 작다. 따라서, 테스트 중인 데이터 신호(220)에서의 (0에서 1로의, 그 역으로의) 신호 전이 위치들을 하나의 △T 시간 간격 내로 정확하게 분해하는 것이 가능하다.

신호 전이 위치를 결정하기 위해, 지터 측정 회로(102)는 (0에서 1로) 상승하거나 (1에서 0으로) 하강하는 신호 전이 에지를 찾는데, 이는 회로가 상승 에지들, 하강 에지들, 및/또는 이러한 에지들 모두에서 지터를 측정할 수 있기 때문이다.

따라서, 신호 전이가 블록(202)의 탭핑 지연선의 지연 요소(202A)에 입력되는 때에, 이는 대응 △T 시간 지연에 의해 지연되며, 이후에 지연 연쇄를 통해 지연 요소(202N)로 진행하는 때에 유사하게 반복적으로 지연된다. 각 지연 요소(202x)의 출력에서, 탭(224x)이 있게 된다. 이 탭들(224A,224B,...224N) 각각은 블록(202)의 탭핑 지연선의 대응 위치에서 테스트 중인 데이터 신호(220)의 상태를 나타내는 각 출력 신호들을 제공한다.

도 2에 도시된 바와같이, 탭들(224x)은 블록(204)의 샘플 레지스터에 연결되어 지연 요소들(202x) 각각에서의 테스트 중인 데이터 신호(220)의 상태를 기록한다. 따라서, 탭들(224x) 각각은 각 지연 요소(202x)로부터 블록(204) 샘플 레지스터의 일련의 플립-플롭들(204A,204B,...204N)에서의 각 플립-플롭들(204x)에 연결 된다. 따라서, 플립-플롭들(204x) 각각은 지연 요소들(202x)에 대응된다.

또한, 샘플링 클록 신호(222)는 제어를 위해 일련의 플립-플롭들(204x)에 제공된다. 이후에, 샘플링 클록 신호(222)의 각 사이클에서, 블록(204)의 샘플 레지스터의 플립-플롭들(204x)은 탭들(224x)상의 블록(202)의 탭핑 지연선으로부터의 출력을 샘플한다. 이 샘플링은 블록(204)의 샘플 레지스터의 각 플립-플롭들(204x)에서 블록(202)의 탭핑 지연선으로부터의 탭(224x) 출력들의 상태를 포획한다. 이 출력 상태는 샘플링 클록 신호(222)의 후속 사이클까지 블록(204)의 샘플 레지스터 상에서 래치된다.

따라서, 동작 중에, 신호 전이가 블록(202)의 탭핑 지연선을 통해 전파하는 때에, 연속적인 탭들(224x)상에서 나타나는 신호 상태는 (예를 들어,0에서 1로 또는 그 역으로) 바뀔 것이다. 0에서 1로의 전이에 대해. 블록(202)의 탭핑 지연선의 초기로 향하는, 그리고 전이 위치까지의 모든 지연 요소들은 1의 값을 가질 것이다. (지연 요소(202N)로 향하는) 전이를 초과하는 요소들은 아직 바뀌지 않을 것이며, 이에 따라 0의 값을 계속 유지할 것이다.

이후에, 샘플링 클록 신호(222) 사이클이 블록(204)의 샘플 레지스터의 플립-플롭들(204x)에 제공되는 때에, 이 순간에 플립-플롭들(204x)이 1과 0 각각을 래치할 것이기 때문에, 전이점은 블록(204)의 플립-플롭들(204x)에 의해 포획될 것이다. 블록(202)의 탭핑 지연선의 전체 지연이 샘플링 클록 신호(222)의 사이클 주기보다 크기(길기) 때문에, 전이는 블록(202)의 탭핑 지연선 내의 어느 곳에서 있을 것이며, 그 내부 위치에서 포획될 것인데, 이는 전이 위치가 이후에 블록(204) 샘 플 레지스터의 플립-플롭들(204x)에 의해 래치되기 때문이다.

테스트 중인 데이터 신호(220)상에 어떤 지터도 없으며, 샘플링 클록 신호(222)가 데이터 신호와 동일 주파수를 갖는 상황에서, 전이점들은 항상 블록(202) 탭핑 지연선의 동일 위치들에서 나타날 것이다. 만일 전송 채널(108)로부터의 신호와 같은 데이터 신호상에 지터가 있는 경우에, 지터가 △T보다 큰 진폭을 갖는 경우, 지터는 신호 전이 에지들의 이동으로서 보여질 것이다. 더욱이, 만일 샘플링 클록 신호(222)와 테스트 중인 데이터(220)의 주파수간에 정확한 주파수 매칭이 없는 경우, 신호 전이 에지는 이러한 주파수들간의 차이에 따라 점차적으로(progressively) 이동할 것임이 분명하다. 하지만, 테스트 중인 신호의 데이터 비트 전송률과 샘플링 클록 속도간의 차이가 알려져 있기 때문에, 지터 측정 회로(102)는 대응 오프셋을 쉽게 계산하여 정확한 지터 값들 및 결과들을 복귀시킨다.

내부에서 발생되는 시간 지연의 관점에서, 블록(202) 탭핑 지연선의 전체 길이가 샘플링 클록 신호(222)의 사이클 주기보다 크기 때문에, 블록(202) 탭핑 지연선을 통과하는 각 신호 전이는 블록(204) 샘플 레지스터 플립-플롭들에 의해 포획될 것이다. 사실상, 전이가 블록(202) 탭핑 지연선의 시작 또는 마지막 근처에서 나타나는 때에, 다른 전이가 블록(202) 탭핑 지연선의 대향 단에서 동시에 포획될 수 있다. 그러나, (본원에서 추가적으로 설명될 바와같이) 회로가 전이 에지가 있어야 하는 위치를 추적하기 때문에, 비트 에지 위치가 실제로 위치되는 곳에 관한 혼동이 없게 된다.

블록(206) 우선순위 인코더를 참조하면, 플립-플롭들(204x)로부터의 모든 데이터는 블록(206) 우선순위 인코더에 의해 수신된다. 이후에, 블록(206) 우선순위 인코더는 블록(202) 탭핑 지연선에서 신호 전이가 발생한 위치 또는 개수를 기록한다. 일 실시예에서, 이는 1의 값을 갖는 플립-플롭들(204x)의 개수를 카운트하여 그 개수를 기록함으로써 직접적으로 달성되는데, 이는 이러한 계산(tally)이 신호 에지가 얼마나 멀리 전파되었는지를 나타내기 때문이다. 보다 구체적으로는, 만일 플립-플롭(204A)이 1의 값을 갖는 경우, 바이너리 개수는 (204A)로부터 0의 값을 갖는 플립-플롭까지의 모든 플립-플롭들로 구성될 수 있다. 거꾸로, 만일 플립-플롭(204A)이 0의 값을 갖는 경우, 카운트는 1의 값을 갖는 플립-플롭(204x)까지 될 수 있다. 결과는 블록(206) 우선순위 인코더로부터의 하나의 (바이너리) 출력 숫자가 되는데, 이는 샘플링 클록 신호(222)가 샘플 사이클을 트리거링한 때에 전이가 무슨 탭(224x)에 위치되는지를 표시한다.

블록(206) 우선순위 인코더로부터의 출력은 버스(226)를 통해 블록(208) 컨버터에 공급되는데, 여기서 버스는 병렬 데이터 버스가 될 수 있다. 블록(206) 우선순위 인코더로부터의 버스(226)상의 출력은 지연 값이며, 블록(208) 컨버터는 이 지연값과 샘플링 클록 신호(222)를 결합하여, 신호 전이가 발생한 때를 표시하는 시간값 출력을 제공한다.

도 3을 참조하면, 도 2에서 도시된 블록(208) 컨버터의 더욱 상세한 블록 회로도가 도시된다. 블록(208) 컨버터는 교정기인 블록(302), 랩어라운드(wrap-around) 검출기인 블록(304), 시간/위상 누산기인 블록(306), 및 UI 카운터인 블 록(308)을 포함한다.

블록(302) 교정기는 상술한 바와같이 지연 요소들(202x)(도 2) 각각에 대한 △T 시간 지연 간격들을 교정하며, 이에 따라 블록(202) 탭핑 지연선 각각은 정확한 시간 측정에 대응한다.

블록(304) 랩어라운드 검출기(도 3)는 블록(202) 탭핑 지연선(도 2)으로부터의 측정된 전이점이 블록(202) 탭핑 지연선의 단(시작 또는 마지막, 예를 들어 하부 또는 상부)을 지나서 이동한 때를 검출한다. 따라서, 블록(304) 랩어라운드 검출기는 블록(202) 탭핑 지연선의 길이가 적당하며 너무 비싸지 않게 한다. 블록(304) 랩어라운드 검출기는 랩어라운드 방향(상향 또는 하향)에 의존하여, 적절한 하나의 대응 UI를 가산하거나 감산함으로써 블록(202) 탭핑 지연선 길이보다 큰 타이밍 변화들을 검출하여 처리함으로써 이를 수행한다.

블록(306) 시간/위상 누산기는 지터가 없을 때에 신호 전이가 어디에 위치될 것인지와 관련하여 인입 신호 전이의 (하나의 신호 주파수 사이클에 대한) 위상을 결정한다. 위상 결정은 여러 입력을 처리함과 아울러 에지 위치의 측정된 위상을 에지 위치 출력(310)으로서 제공함으로써 이루어진다.

블록(208) 컨버터의 중요 기능들 중 하나는 테스트 중인 데이터 신호(220)에서 연속적인 0 또는 1을 수용하는 것이다. 동일한 값의 연속적인 비트들(0 또는 1) 사이에는 당연히 전이들이 없게 된다. 전이가 없는 경우, 지터는 측정될 수 없다. 블록(308) UI 카운터는 샘플링 클록 신호(222)로부터 수신된 비트 개수들을 카운트하며, 이 카운트를 블록(306) 시간/위상 누산기에 기록한다. 이러한 정보가 있으 면, 블록(208) 컨버터는 다른 데이터 신호 전이가 실제로 올 때까지 샘플링 클록 사이클의 카운트를 유지한다. 이후에, 블록(208) 컨버터는 지나간 대응하는 데이터 신호 사이클들의 개수에 기초하여 전이의 예상 에지 위치를 예측한다. 이후에, 블록(208) 컨버터는 예측 에지 위치에 대해 에지 위치의 이동을 삽입한다. 블록(208) 컨버터가 테스트 중인 데이터 신호(도 2)의 주파수에 대해 샘플링 클록 신호(222) 주파수를 알기 때문에, 컨버터(208)는 단순히 테스트 중인 데이터 신호(220)의 각 사이클에 대하여 샘플링 클록 신호(222)로부터 요구된 비트들 개수를 카운트한다. 상술한 바와같이, 이를 위해, 샘플링 클록 신호 주파수(222)가 테스트 중인 데이터 신호(220)의 주파수와 동일할 필요가 없게 된다.

유익하게, 블록(302) 교정기(도 3)는 적절할 수 있는 원하는 때에 예를 들어, 온도 및/또는 전압 변화들에 응답하여 재교정될 수 있다. 이러한 교정을 위해, 테스트 중인 데이터 신호(도 2)는 블록(202) 탭핑 지연선상의 전이점이 알려진 속도로 블록(202) 탭핑 지연선을 통해 전파하게 하는 알려진 신호에 의해 대체된다. 이후에 버스(226)상에 기록되는 실제값들은 블록(302) 교정기에서 기록되며, 따라서 대응 지연 요소들(202x)(도 2)의 실제 개별 △T 시간 지연들이 블록(302) 교정기와 상호관련된다.

블록(210) 초과-범위 검출기(도 2)는 블록(208) 컨버터에 의해 기록되는 에지 위치 출력(310)이 세트 크기 또는 UI의 일부를 초과하여 이동한 때를 분석 및 검출한다. 예를 들어, 에지 전이가 검출되는 때에, 이 에지 위치는 블록(208) 컨버터에 의해 에지 위치 출력(310)으로서 기록된다. 그러나, 0 또는 1의 시퀀스가 발 생하는 경우에, 블록(208) 컨버터 출력은 변하지 않을 것인데, 이는 이러한 불변 시퀀스에서는 데이터 에지가 없기 때문이다. 따라서, 블록(208) 컨버터는 에지 포지션 위치를 갱신할 수 없게 된다. 결국, 데이터 시퀀스는 변할 것이며, 에지가 검출될 것이다. 그러나, 그때까지, 지터 에러는 충분히 누적될 수 있으며, 따라서 블록(208) 컨버터는 상당한 부분의 UI(예를 들어, .5 UI에 가까운)를 기록할 것이다. 이러한 경우에, 검출된 전이가 (선행하는, 현재, 또는 계속될) 어느 간격으로부터 왔는지를 자신 있게 결정할 수 없게 되는데, 이는 데이터 분석이 실행될 수 없음을 의미한다. 따라서, 블록(210) 초과-범위 검출기는 이러한 초과-범위 이벤트가 발생한 때에 주의를 주기 위한 사용자 정의가능한 임계치를 포함한다.

블록(212) DSP 필터들은 지터 진폭이 특정 대역폭들에서 측정되게 한다. 블록(212) DSP 필터들은 예를 들어, 특정 사양들을 충족해야 하는 필요에 따라 선택될 수 있으며, 이에 따라 각 대역폭들에서 진폭들의 적절한 측정을 제공한다. 또한, 블록(212) DSP 필터들은 고주파 잡음 및 저주파 "웬더"를 필터링한다.

블록(212) DSP 필터 출력들은 출력(228)(예를 들어, 데이터 버스)을 통해 블록(214) 피크-투-피크 검출기(214)에 제공된다. 블록(214) 피크-투-피크 검출기는 전형적으로 피크-투-피크 UI의 관점에서 지터의 피크-투-피크 값들을 측정한다. 예를 들어, 타이밍 불확실성이 일 UI씩 앞뒤로 이동하는 경우, 이는 일 UI 피크-투-피크를 구성할 것이다. 따라서, 블록(214) 피크-투-피크 검출기는 데이터 전이 에지가 한 방향으로 얼마나 멀리 지터되는지 및 다른 방향으로 얼마나 멀리 지터되는지를 측정하여, 이 2개를 감산하고, 결과를 피크-투-피크 UI 높이로서 출력한다. 이 측정은 세트 간격들(예를 들어 1초)로 반복되어, 테스트 중인 데이터 신호(220)의 피크-투-피크 지터 특성의 동적 출력 디스플레이를 제공할 수 있다.

블록(212) DSP 필터 출력들은 또한 출력(228)을 통해 블록(216) RMS 계산기로 제공된다. 블록(216) RMS 계산기는 에지 위치 출력(310)을 분석하여 지터 신호의 RMS를 계산 및 측정하는데, 이는 지터 신호의 전이 에지 위치를 취하고, 세트 측정 간격(예를 들어, 1초) 동안 이 에지 위치의 RMS 값을 측정하며, 결과적인 RMS 값을 출력함으로써 된다. 이 RMS 측정은 세트 측정 간격들(예를 들어, 초당 한 번)에 대해 반복되어, 테스트 중인 데이터 신호(220)의 RMS 지터 특성의 동적 출력 디스플레이를 제공할 수 있다.

피크-투-피크 및 RMS 값들은 원격통신 시스템들을 디버깅하는데에 매우 유용한 것이다. 예를 들어, 피크-투-피크 값은 지터 진폭을 나타내며, RMS 값은 지터 "전력"과 유사한 값을 정량화한다.

블록(218) 디더 유닛은 지터 측정에 정확도와 분해능을 부가하는데, 이는 테스트 중인 데이터 신호(220)를 측정 회로에 삽입하기 이전에 의도적으로 추가의 지터(예를 들어, 타이밍 잡음)를 데이터 신호(220)상으로 부가함으로써 된다. 여러 △T 시간 지연 기간들의 타이밍 불확실성을 부가함으로써, 예를 들어, 테스트 중인 데이터(220)상의 지터 값들은 일 △T 값보다 작은 값으로 분해될 수 있다. 이는 예를 들어, 일 △T보다 작은 값을 갖는 테스트 중인 데이터 신호(220)상에 존재하는 지터를 고려함으로써 설명될 수 있다. 이 경우에, 샘플링 클록 신호(222)의 일 사이클에서 후속 사이클로의 많은 에지 전이 이동들은 이 샘플링 클록 신호(222) 사 이클 동안 예상 또는 예측 지연 요소(202x) 내에서 발생할 것이다. 따라서, 실제로 지터가 존재하는 경우에도, 플립-플롭들(204x)에 의해 래치되는 때에 예상되는 "지터 없는" 출력을 바꾸지 않을 것이다. 따라서, 전이 에지가 예상되는 경우에는 지연 요소(204x)에서 매번 나타나기 때문에, 전이 에지상의 지터는 차단(mask)되어 검출되지 않는다. 이는 단위(unit) 값 및 이와 유사한 작은 소수 △T 값을 갖는 큰 지터 값들, 특히 지터 값이 여러 측정 사이클들에 대해 꽤 안정적인 경우에도 마찬가지일 수 있다.

그러나, 디더를 테스트 중인 데이터 신호(220)에 도입하도록 블록(218) 디더 유닛을 사용함으로써, 추가의 타이밍 불확실성이 데이터 신호상에 부가된다. 추가적인 디더 타이밍 잡음에 의해 야기된 추가적인 타이밍 불확실성은 전이 에지가 큰 운동범위(excursions)로 전후방으로 이동하게 한다. 바람직하게 지터 주파수에 대해 고주파수인 이 추가적인 디더 타이밍 잡음은 검출되며, 테스트 중인 데이터 신호(220)와 결합된다. 신호 왕복운동의 증가 때문에, 결합 신호(디더 및 데이터)는 여러 플립-플롭들(204x)에 의해 주기적으로 검출된다. 이후에, 교대적인 검출은 평균화되며, 결과적으로 실제 지터를 더욱 정확하게 결정한다.

이후에, 블록(218) 디더 유닛 자체로부터의 고주파 타이밍 잡음은 블록(212)에서 DSP 필터들에 의해 필터링되며, 이에 따라 디더 신호는 결코 지터 측정 유닛(102)의 데이터 출력의 일부로서 보여지지 않는다. 더욱이, 블록(218) 디더 유닛 입력을 위한 고주파 잡음을 선택함으로써, 블록(212) DSP 필터들을 바꾸거나 적응시킬 필요가 없게 되는데, 이는 디더의 고주파수는 DSP 필터들에 의해 통과되는 관 심 대역(들) 밖에 있기 때문이다. 따라서, 블록(212) DSP 필터들은 이미 이러한 고주파 잡음을 폐기(discarding)하도록 구성되게 될 것이다.

블록(218) 디더 유닛은 다수의 서로다른 방식으로 구현될 수 있다. 예를 들어, 잡음 전원이 지터 측정 회로(102)에 대해 사용될 수 있다. 이러한 전원은 전형적으로 덜 비싸며, 이에 따라 현저히 정확도를 증가시키면서 지터 측정 회로(102)의 비용을 저감하게 한다. 대안적으로 또는 이에 추가하여, 프로그래밍가능한 지연을 부가하기 위해, 이용가능한 집적회로들이 테스트 중인 인입 데이터 신호(200)와 직렬로 놓여질 수 있으며, 이에 따라 필요한 지터 측정 회로(102)의 분해능의 조정을 제공한다.

알 수 있는 바와같이, 본 발명은 아날로그 회로 없이 구현될 수 있다. 따라서, 전체 지터 측정 회로(102)가 하나의 FPGA에서 구현될 수 있기 때문에, 비용, 크기, 에너지 소모 등의 관점에서 상당한 저감을 가져올 수 있다. 이는 블록(202) 탭핑 지연선이 지터 측정 회로(202)를 위한 기능성 탭핑 지연선으로서 FPGA 캐리 체인을 사용함으로써 FPGA에서 구현될 수 있다는 발견에 의해 부분적으로 가능하다. (FPGA는 통상적으로 산술 로직 가산기로서 사용된다). 특히, 캐리 체인 캐스케이드 멀티플렉서들은 블록(202) 탭핑 지연선을 형성하도록 직렬로 된다. 이후에 캐리 체인 캐스케이드 멀티플렉서들에 의해 제공되는 시간 지연들은 예상치 않게 하나의 FPGA에서 전체 지터 측정 회로(102)의 구현을 가능하게 하는데에 이용된다.

도 4를 참조하면, 본 발명에 따라 지터 측정 방법(400)의 흐름도가 도시된다. 방법(400)은 블록(402)에서 신호 전이 위치들을 발생하도록 테스트 중인 신호 를 입력하는 단계와; 블록(404)에서 샘플링 클록 신호를 사용하여 신호 전이 위치를 래치하는 단계와; 블록(406)에서 신호 전이 위치를 지연값으로 변환하는 단계와; 블록(408)에서 지연값을 에지 위치 출력으로 변환하는 단계와; 그리고 블록(410)에서 에지 위치 출력값을 검출하는 단계를 포함한다.

본 발명은 수많은 이점을 갖고 있다. 예를 들어, 지터 측정 회로(102)는 또한 웬더 측정에 이용될 수 있다. 이는 예를 들어, 원자 시계 소스로부터 이용될 수 있는 것과 같은 긴 시간 주기들에 대해 안정성을 갖는 샘플링 클록 신호(222)를 사용함으로써 달성될 수 있다. 이후에, 이 대역폭에서 신호들을 검출하고 통과시키기 위해, 대응하는 블록(212) DSP 필터들에 대한 조정들이 이루어질 것이다.

블록(214) 피크-투-피크 검출기 및/또는 블록(216) RMS 계산기로부터의 출력들은 지터 디스플레이의 시각적인 형태를 제공하도록 예를 들어, 오실로스코프 상에서 디스플레이될 수 있다.

다른 실시예에서, 블록(212) DSP 필터들로부터의 출력 신호들은 지터를 위한 스펙트럼 신호를 산출하도록 고속 퓨리에 변환("FFT")을 받게 될 수 있다. 이후에,이러한 신호는 지터가 존재하는 주파수들을 나타내도록 스펙트럼 분석기에 의해 처리될 수 있다. 이러한 결과들은 지터 소스들을 분석하는데에 크게 도와줄 수 있다. 예를 들어, 일 구현에서, 390kHz 지터가 신속하게 분리된 이후에 동일한 390kHz 주파수에서 스위칭하는 FPGA 스위칭 전원으로 트레이스(trace) 된다. 스위칭 전원은 FFT에 의해 제공된 표준 스펙트럼에 의해 쉽게 식별된다.

실시간 분석 이외에, 본 발명은 추가적으로 지터 신호들의 후속 재생 및 분 석을 제공하는 레코딩 장비에서 이용될 수 있다. 이는 지터의 더욱 면밀한 평가를 용이하게 함과 아울러 다양한 시스템들상에서 서로다른 시간들에서 이루어진 측정들의 시간에 따른 비교들 및 추세 분석들을 가능하게 한다. 또한, 이는 실패 동안에 기록함과 아울러 실패 원인을 분석하도록 재생함으로써 장비 실패 분석에서 사용될 수 있다.

본 발명은 또한 지터 분석 결과들을 사용함으로써 자동 보상을 가능하게 하는데, 여기서 분석 결과들은 신호 보상기에 공급되며, 이에 따라 동적 지터 감쇠기 역할을 한다.

본 발명은 또한 데이터 신호의 위상이 급격하게 변화들인 위상 "도약(hit)들"을 측정할 수 있다. 위상 도약의 일 예는 여러 추가의 T1들의 다중화 신호에 추가와 같은 추가적인 피스(piece)의 장비의 활성하에서의 다중화 상황에서 발생할 수 있다. 이것이 발생할 때에, 신호 위상은 종종 갑자기 편이된다.

상기 개시들에 기초하여, 본 발명은 또한 FPGA의 전원에 얼마나 많은 잡음이 있는지를 측정하는데에 사용될 수 있다. 현재의 FPGA들이 점점 고속으로 수행되는 경우, 이는 보다 큰 관심사가 된다. 본 발명이 하나의 FPGA 상에서 수행될 수 있기 때문에, 본 발명은 타겟 FPGA 상에 적재되어, 상술한 바와같이 FPGA 전원 품질을 측정하는데에 사용될 수 있다.

또 다른 실시예에서, 본 발명은 잡음 측정들이 요구되는 출력에 대해 고속으로 이루어질 수 있는 환경에서 매우 정확한 시간 측정들을 제공하도록 사용될 수 있다. 이후에, 블록(212) DSP 필터들은 고주파 잡음을 필터링하도록 교정되어 정확 한 시간 측정을 산출하는데, 이는 다소 블록(218) 디더 유닛에 의해 부가된 잡음의 처리 및 제거와 유사하다.

따라서, 본 발명의 지터 측정 방법 및 장치는 데이터 전송 신호들에서의 지터 분석을 위한 중요하면서도 이제껏 알려지거나 이용되지않은 솔루션들, 성능들, 및 기능적 이점들을 제공하고 있다. 결과적인 방법 및 구성들은 직접적이며, 경제적이며, 복잡하지 않으며, 용도가 꽤 많으며, 정확하며, 섬세하며, 효율적이며, 이들은 용이한 제조, 응용, 및 이용을 위해 공지의 구성요소들을 채택함으로써 구현될 수 있다.

본 발명이 특정의 최적 모드와 관련하여 설명되었지만은, 많은 대안들, 변형들 및 변화들이 앞선 상세한 설명의 견지에서 기술분야의 당업자들에게 자명하게 됨을 이해해야 한다. 따라서, 본 발명은 첨부된 청구범위의 범주 내에 드는 이러한 모든 대안들, 변형들, 및 변화들을 포괄한다. 이제껏 본원에서 제시되거나 첨부 도면들에서 도시된 모든 내용들은 예시적으로, 비-제한적으로 해석되어야 한다.

Claims (10)

1. 지터 측정 방법(400)에 있어서,

   신호 전이 위치들을 발생하기 위해, 테스트 중인 신호(220)를 입력하는 단계와(402);

   샘플링 클록 신호(222)를 사용하여 신호 전이 위치를 래치하는 단계와(404);

   상기 신호 전이 위치는 지연 값으로 변환하는 단계와(406);

   상기 지연 값을 에지 위치 출력(310)으로 변환하는 단계와; 그리고

   상기 에지 위치 출력(310) 값을 검출하는 단계(410)를 포함하는 것을 특징으로 하는 지터 측정 방법(400).
2. 제 1항에 있어서, 상기 에지 위치 출력(310) 값을 검출하는 단계(410) 이전에 상기 에지 위치 출력(310)을 필터링하는 단계(212)를 더 포함하는 것을 특징으로 하는 지터 측정 방법(400).
3. 제 1항에 있어서, 테스트 중인 상기 신호(210)를 입력하는 단계(402) 이전에 테스트 중인 상기 신호(220)에 디더 신호(dither signal)(218)를 부가하여, 신호 전이 위치들을 생성하는 단계를 더 포함하는 것을 특징으로 하는 지터 측정 방법(400).
4. 제 1항에 있어서, 상기 에지 위치 출력(310)을 분석하여, 소정의 크기를 초과하는 에지 위치 이동을 결정하는 단계를 더 포함하는 것을 특징으로 하는 지터 측정 방법(400).
5. 제 1항에 있어서, 상기 에지 위치 출력(310)을 분석하여 그 제곱 평균 제곱근 값을 제공하는 단계를 더 포함하는 것을 특징으로 하는 지터 측정 방법(400).
6. 지터 측정 장치(102)에 있어서,

   입력된 테스트 중인 신호(220)로부터 신호 전이 위치들을 발생하는 탭핑 지연선(tapped delay line)(202)과;

   샘플링 클록 신호(222)와;

   상기 샘플링 클록 신호(222)에 응답하여, 신호 전이 위치를 래치하는 샘플 레지스터(204)와;

   상기 신호 전이 위치를 지연값으로 변환하는 우선순위 인코더(priority encoder)(206)와;

   상기 지연값을 에지 위치 출력(310)으로 변환하는 컨버터(208)와; 그리고

   상기 에지 위치들을 검출하는 피크-투-피크 검출기(214)를 포함하는 것을 특징으로 하는 지터 측정 장치(102).
7. 제 11항에 있어서, 상기 에지 위치들을 검출하는 피크-투-피크 검출기(214) 이전에, 상기 에지 위치 출력(310)을 필터링하는 디지털 신호 처리 필터(212)를 더 포함하는 것을 특징으로 하는 지터 측정 장치(102).
8. 제 11항에 있어서, 상기 테스트 중인 신호(22)가 상기 탭핑 지연선(202)에 입력되기 이전에, 디더 신호를 상기 테스트 중인 신호(220)에 부가하는 디더 유닛(218)을 더 포함하는 것을 특징으로 하는 지터 측정 장치(102).
9. 제 11항에 있어서, 상기 에지 위치 출력(310)을 분석하여 소정의 크기를 초과하는 에지 위치 이동을 기록하는 초과-범위 검출기(210)를 더 포함하는 것을 특징으로 하는 지터 측정 장치(102).
10. 제 11항에 있어서, 제곱 평균 제곱근 측정 계산들을 수행하며, 그리고 상기 에지 위치 출력(310)을 분석하여 그 제곱 평균 제곱근 값을 제공하도록 연결된 블록(216)을 더 포함하는 것을 특징으로 하는 지터 측정 장치(102).

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