KR20190063654A - 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법 - Google Patents

감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법 Download PDF

Info

Publication number
KR20190063654A
KR20190063654A KR1020170162593A KR20170162593A KR20190063654A KR 20190063654 A KR20190063654 A KR 20190063654A KR 1020170162593 A KR1020170162593 A KR 1020170162593A KR 20170162593 A KR20170162593 A KR 20170162593A KR 20190063654 A KR20190063654 A KR 20190063654A
Authority
KR
South Korea
Prior art keywords
code
locked loop
signal
delay locked
unit
Prior art date
Application number
KR1020170162593A
Other languages
English (en)
Other versions
KR101989696B1 (ko
Inventor
정성욱
박우현
Original Assignee
연세대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 연세대학교 산학협력단 filed Critical 연세대학교 산학협력단
Priority to KR1020170162593A priority Critical patent/KR101989696B1/ko
Publication of KR20190063654A publication Critical patent/KR20190063654A/ko
Application granted granted Critical
Publication of KR101989696B1 publication Critical patent/KR101989696B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 방법을 개시한다. 본 발명의 일실시예에 따르면 지연 고정 루프 장치는 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 설정 시간 교정부, 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 위상 감지부, 상기 생성된 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)의 제어 코드를 연산하는 코드 제어부, 상기 연산된 제어 코드에서 상기 연산된 교정 코드를 감하여 보상 제어 코드를 연산하는 보상 제어 코드 연산부 및 상기 연산된 보상 제어 코드를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋(static phase offset)을 감소시키는 경로 선택부를 포함할 수 있다.

Description

감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법{APPARATUS AND METHOD HAVING REDUCED STATIC PHASE OFFSET}
본 발명은 마스터/슬레이브 기반의 플립플롭을 이용하여 노이즈에 강하고, 정적 위상 오프셋을 감소시켜 입출력 신호를 동기화 하는 기술에 관한 것으로, 보상 제어 코드를 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋을 줄이는 지연 고정 루프 장치 및 그 동작 방법에 관한 것이다.
최근 SoC(System on Chip)의 복잡성 및 동작 주파수가 급속히 증가함에 따라 많은 고성능 디바이스에서 시스템과 서브 시스템 간의 동기화가 CMOS(Complementary Metal-Oxide Semiconductor) 기술 분야에서 중요한 문제로 대두되고 있다.
시스템과 서브 시스템 간의 동기화는 DLL(Digital Lock Loop)를 통하여 수행될 수 있다.
DLL은 설계 구성 요소에 따라 아날로그 DLL 및 디지털 DLL로 간략하게 분류된다.
아날로그 DLL은 가변 지터를 지속적으로 조정할 수 있기 때문에 지터가 좋고 정적 위상 오프셋이 작다는 장점이 있다.
다만, 복잡한 아날로그 회로의 프로세스에 민감한 특성으로 인해 여러 프로세스로 마이그레이션(migration)하기가 어렵다는 단점이 있다.
반면, 디지털 DLL은 노이즈 내성이 높고 설계 시간이 짧으며 비용이 낮고 휴대성이 뛰어나다.
다만, 디지털 DLL은 불연속 지연 단계로 인해 더 큰 정적 위상 오프셋을 갖는다.
디지털 DLL의 대표적인 SAR-DLL(successive approximation register-controlled Delay Lock Loop)은 클럭 속도가 변화하는 멀티 코어 SoC와 같이 빠른 동기화가 요구된다.
SAR-DLL은 검색시간을 줄이기 위해 ADDLL(All-Digital DLL)의 컨트롤러에 이진 검색 알고리즘이 채택되어 잠금 시간이 짧다는 장점이 있다.
종래의 ADDLL은 PD(Phase Detector) 및 DCDL(Digital Control Delay Line)에 의존한다.
종래의 ADDLL은 대표적으로 SAR DLL이 있다. 도 1은 종래 기술에 따른 SAR DLL의 구조를 설명하는 도면이다.
도 1을 참고하면, SAR DLL(Successive Approximation Register-controlled DLL)은 위상 감지부(110), 코드 제어부(120), 디지털 제어 딜레이 라인(130), 주파수 분배기 및 초기 회로(initial circuit, IC)를 포함한다.
위상 감지부(110)는 기준 신호 및 피드백 신호의 위상을 비교하여 비교 결과를 코드 제어부(120)로 전달한다.
코드 제어부(120)는 제어 코드를 이용하여 디지털 제어 딜레이 라인(310)의 지연을 조정한다.
일례로, 피드백 신호의 위상이 기준 신호와 정렬될 경우, SAR DLL이 고정된다.
특히, PD의 검출 정확도는 ADDLL의 정적 위상 오프셋을 결정할 수 있다.
따라서, PD의 검출 정확도를 증가시키기 위하여 TSPC-FF(True-Single-Phase-Clocking Flip-Flop)이 이용될 수 있다.
TSPC-FF는 단일 클럭 연결과 간단한 구조로 구성되기 때문에 고속 동작에 적합한 회로 토폴로지를 제공할 수 있다.
다만, TSPC-FF는 복수의 동적 노드를 포함함에 따라 내부 동적 노드의 전하 공유 및 글리치(glitch) 잡음 문제를 발생하여 노이즈에 약하다는 단점이 있다.
TSPC-FF의 대안으로 노이즈에 강한 D-FF이 존재한다. 다만, D-FF은 TSPC-FF에 대비하여 설정 시간이 길어, 위상 오프셋이 크다는 단점이 존재한다.
따라서, 마스터-슬레이브 기반의 D-FF을 이용하여 노이즈에 강하고, 설정 시간이 짧으며, 위상 오프셋이 감소된 지연 고정 루프 장치와 관련된 기술이 개발될 필요성이 있다.
미국공개특허 제2012-0243353호, "DIGITAL DLL FOR TIMING CONTROL IN SEMICONDUCTOR MEMORY" 한국등록특허 제10-1659840호, "스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법" 한국공개특허 제10-2015-0110698호, "DLL 회로 및 반도체 장치" 한국등록특허 제10-0956770호, "DLL 회로 및 그 제어 방법"
J.-S. Wang, C.-Y. Cheng, P.-Y. Chou, and T.-Y. Yang, "A wide-range, low-power, all-digital delay-locked loop with cyclic half-delay-line architecture," IEEE J. Solid-State Circuits, vol. 50, no. 11, pp. 2635-2644, Nov. 2015
본 발명은 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 방법을 제공하는 것을 목적으로 한다.
본 발명은 클럭 입력 신호와 데이터 신호에 기초하여 설정 시간을 교정하기 위한 교정 코드를 생성함으로써 플립플롭의 설정 시간을 감소시키는 것을 목적으로 한다.
본 발명은 지연 고정 루프의 고정 동작을 감지할 경우 생성되는 고정 검출 신호에 기초하여 연산되는 제어 코드에서 교정 코드를 감함으로써 플립플롭의 설정 시간을 감소시키는 것을 목적으로 한다.
본 발명은 플립플롭의 설정 시간을 감소시킴으로써 정적 위상 오프셋을 감소시키는 것을 목적으로 한다.
본 발명은 마스터-슬레이브 기반의 플립플롭 구조에서 교정 코드를 생성함으로써 하드웨어의 오버헤드 증가를 최소화하면서 정적 위상 오프셋을 감소시키는 것을 목적으로 한다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치는 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 설정 시간 교정부, 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 위상 감지부, 상기 생성된 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)의 제어 코드를 연산하는 코드 제어부, 상기 연산된 제어 코드에서 상기 연산된 교정 코드를 감하여 보상 제어 코드를 연산하는 보상 제어 코드 연산부 및 상기 연산된 보상 제어 코드를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋(static phase offset)을 감소시키는 경로 선택부를 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 설정 시간 교정부, 클럭 입력 신호 및 데이터 입력 신호에 기초하여 상기 교정 코드를 연산하고, 상기 교정 코드의 연산이 완료된 경우, 상기 위상 감지부가 상기 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작 감지를 개시하도록 개시 신호를 전달할 수 있다.
본 발명의 일실시예에 따르면 상기 설정 시간 교정부는, 상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 기준 범위 이상 일치할 경우, 상기 교정 코드의 카운트를 상승시키고, 상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 상기 기준 범위 이상 불일치할 경우, 상기 교정 코드의 카운트를 종료하여 상기 교정 코드를 결정할 수 있다.
본 발명의 일실시예에 따르면 상기 위상 감지부는, 상기 제어 지연 라인(Digital Control Delay line, DCDL)의 출력단으로부터의 제1 피드백 신호 및 제2 피드백 신호가 형성하는 윈도우에 클럭 입력 신호에 기초하는 기준 신호가 포함될 경우, 상기 고정 검출 신호를 생성할 수 있다.
본 발명의 일실시예에 따르면 상기 코드 제어부는, 상기 고정 검출 신호가 생성되기 전까지 상기 지연 고정 루프(Delay Lock Loop, DLL)의 클럭 신호 발생 주기에 기초하여 상기 제어 코드를 연산할 수 있다.
본 발명의 일실시예에 따르면 상기 보상 제어 코드 연산부는, 상기 연산된 제어 코드에 기초한 상기 플립플롭(Flip-Flop, FF)의 설정 시간보다 감소된 플립플롭(Flip-Flop, FF) 설정 시간을 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하도록 상기 보상 제어 코드를 연산할 수 있다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치는 상기 코드 제어부가 상기 제어 코드를 연산한 경우, 상기 코드 제어부로부터 상기 지연 고정 루프(Delay Lock Loop, DLL)의 중단 신호를 수신하고, 상기 경로 선택부 및 상기 보상 제어 코드 연산부로 보상 모드 전환 신호를 전달하는 보상 제어부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 상기 경로 선택부는, 상기 보상 모드 전환 신호의 전달 여부에 기초하여 상기 연산된 보상 제어 코드 및 상기 연산된 제어 코드 중 어느 하나를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용할 수 있다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치는 상기 위상 검출부의 출력신호인 상기 고정 검출 신호의 글리치 노이즈(glitch noise)를 제거하는 글리치 제거부를 더 포함할 수 있다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치의 동작 방법은 설정 시간 교정부에서, 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 단계, 위상 감지부에서, 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 단계, 코드 제어부에서, 상기 생성된 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)의 제어 코드를 연산하는 단계, 보상 제어 코드 연산부에서, 상기 연산된 제어 코드에서 상기 연산된 교정 코드를 감하여 보상 제어 코드를 연산하는 단계 및 경로 선택부에서, 상기 연산된 보상 제어 코드를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋(static phase offset)을 감소시키는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치의 동작 방법은 클럭 입력 신호의 값과 데이터 입력 신호의 값이 기준 범위 이상 일치할 경우, 상기 교정 코드의 카운트를 상승시키는 단계 및 상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 상기 기준 범위 이상 불일치할 경우, 상기 교정 코드의 카운트를 종료하여 상기 교정 코드를 결정하는 단계를 포함할 수 있다.
본 발명의 일실시예에 따르면 지연 고정 루프 장치의 동작 방법은 상기 제어 지연 라인(Digital Control Delay line, DCDL)의 출력단으로부터의 제1 피드백 신호 및 제2 피드백 신호가 형성하는 윈도우에 클럭 입력 신호에 기초하는 기준 신호가 포함될 경우, 상기 고정 검출 신호를 생성하는 단계를 포함할 수 있다.
본 발명은 클럭 입력 신호와 데이터 신호에 기초하여 설정 시간을 교정하기 위한 교정 코드를 생성함으로써 플립플롭의 설정 시간을 감소시킬 수 있다.
본 발명은 지연 고정 루프의 고정 동작을 감지할 경우 생성되는 고정 검출 신호에 기초하여 연산되는 제어 코드에서 교정 코드를 감함으로써 플립플롭의 설정 시간을 감소시킬 수 있다.
본 발명은 플립플롭의 설정 시간을 감소시킴으로써 정적 위상 오프셋을 감소시킬 수 있다.
본 발명은 마스터-슬레이브 기반의 플립플롭 구조에서 교정 코드를 생성함으로써 하드웨어의 오버헤드 증가를 최소화하면서 정적 위상 오프셋을 감소시킬 수 있다.
도 1은 종래 기술에 따른 SAR DLL의 구조를 설명하는 도면이다.
도 2는 본 발명의 일실시예에 따른 지연 고정 루프 장치의 구성 요소를 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 지연 고정 루프 장치의 동작과 관련된 타이밍도를 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 설정 시간 교정부의 구성 요소를 설명하는 도면이다.
도 5는 본 발명의 일실시예에 따른 설정 시간 교정부의 동작과 관련된 타이밍도를 설명하는 도면이다.
도 6a는 본 발명의 일실시예에 따른 디지털 제어 딜레이 라인의 구성 요소를 설명하는 도면이다.
도 6b는 본 발명의 일실시예에 따른 파인 지연 라인의 구성 요소를 설명하는 도면이다.
도 7 및 도 8은 본 발명의 일실시예에 따른 지연 고정 루프 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 지연 고정 루프 장치의 시뮬레이션 결과를 설명하는 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
이하 사용되는 '. 부', '. 기' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는, 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
도 2는 본 발명의 일실시예에 따른 지연 고정 루프 장치의 구성 요소를 설명하는 도면이다.
구체적으로, 도 2는 도 1에서 설명한 SAR DLL에 정적 위상 오프셋을 감소시키는 구성 요소들을 추가하여 구성된 지연 고정 루프 장치의 구성 요소를 예시한다.
도 2를 참고하면, 본 발명의 일실시예에 따른 지연 고정 루프 장치(200)는 설정 시간 교정부(210), 위상 감지부(220), 코드 제어부(230), 보상 제어 코드 연산부(240) 및 경로 선택부(250)를 포함한다.
일례로 설정 시간 교정부(210)는 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산한다.
본 발명의 일실시예에 따르면 설정 시간 교정부(210)는 클럭 입력 신호 및 데이터 입력 신호에 기초하여 교정 코드를 연산한다.
일례로 설정 시간 교정부(210)는 교정 코드의 연산이 완료된 경우, 위상 감지부(220)가 지연 고정 루프(Delay Lcok Loop, DLL)의 고정 동작 감지를 개시하도록 위상 감지부(220)로 개시 신호를 전달한다.
본 발명의 일실시예에 따르면 설정 시간 교정부(210)는 클럭 입력 신호의 값과 데이터 입력 신호의 값이 기준 범위 이상 일치할 경우, 교정 코드의 카운트를 상승시킨다.
일례로, 설정 시간 교정부(210)는 클럭 입력 신호의 값과 데이터 입력 신호의 값이 기준 범위 이상 불일치할 경우, 교정 코드의 카운트를 종료하여 교정 코드를 결정한다.
이하 도 3, 도 4 및 도 5에서 설정 시간 교정부(210)의 동작을 추가 설명하도록 한다.
본 발명의 일실시예에 따른 위상 감지부(220)는 지연 고정 루프의 고정 동작을 감지하여 고정 검출 신호를 생성한다.
일례로, 위상 감지부(220)는 제어 지연 라인(Digital Control Delay Line, DCDL)의 출력단으로부터의 제1 피드백 신호 및 제2 피드백 신호가 형성하는 윈도우에 클럭 입력 신호에 기초하는 기준 신호가 포함될 경우, 고정 검출 신호를 생성한다.
즉, 위상 감지부(220)는 피드백 신호와 기준 신호가 맞물리는 시점을 지연 고정 루프의 고정 상태로 판단하여 고정 검출 신호를 생성한다.
이하 도 3에서 위상 감지부(220)의 동작을 보충 설명하도록 한다.
본 발명의 일실시예에 따른 코드 제어부(230)는 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인의 제어 코드를 연산한다.
즉, 코드 제어부(230)는 위상 감지부(220)에 의하여 지연 고정 루프의 고정 상태가 판단된 경우, 디지털 제어 딜레이 라인을 프로그래밍하는 제어 코드를 결정한다.
일례로, 코드 제어부(230)는 고정 검출 신호가 생성되기 전까지 지연 고정 루프(Delay Lock Loop, DLL)의 클럭 신호 발생 주기에 기초하여 제어 코드를 연산한다.
즉, 코드 제어부(230)는 입력 클럭 신호와 별개로 코드 제어부(230)에 전달되는 지연 고정 루프의 클럭 신호에 기초하여 제어 코드를 연산한다.
이하, 도 3에서 코드 제어부(230)이 제어 코드를 결정하는 동작을 보다 구체적으로 설명한다.
본 발명의 일실시예에 따르면 보상 제어 코드 연산부(240)는 감산기(242) 및 점유부(244)를 포함할 수 있다.
일례로, 보상 제어 코드 연산부(240)는 감산기(242)를 통하여 코드 제어부(230)에 의하여 연산된 제어 코드에서 설정 시간 교정부(210)에 의하여 연산된 교정 코드를 감하여 보상 제어 코드를 연산할 수 있다.
예를 들어, 감산기(242)는 설정 시간 교정부(210)에 의하여 연산된 교정 코드를 저장할 수 있다.
예를 들어, 점유부(244)는 코드 제어부(230)에 의하여 연산된 제어 코드를 점유하여 감산기(242)로 전달할 수 있다.
본 발명의 일실시예에 따르면 보상 제어 코드 연산부(240)는 제어 코드에 기초한 플립플롭의 설정 시간보다 감소된 플립플롭 설정 시간을 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하도록 보상 제어 코드를 연산할 수 있다.
본 발명은 지연 고정 루프의 고정 동작을 감지할 경우 생성되는 고정 검출 신호에 기초하여 연산되는 제어 코드에서 교정 코드를 감함으로써 플립플롭의 설정 시간을 감소시킬 수 있다.
본 발명의 일실시예에 따르면 경로 선택부(250)는 보상 제어 코드를 디지털 제어 딜레이 라인에 적용하여 정적 위상 오프셋을 감소시킬 수 있다.
일례로, 경로 선택부(250)는 보상 모드 전환 신호의 전달 여부에 기초하여 보상 제어 코드 및 제어 코드 중 어느 하나를 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용할 수 있다.
본 발명은 플립플롭의 설정 시간을 감소시킴으로써 정적 위상 오프셋을 감소시킬 수 있다.
본 발명은 마스터-슬레이브 기반의 플립플롭 구조에서 교정 코드를 생성함으로써 하드웨어의 오버헤드 증가를 최소화하면서 정적 위상 오프셋을 감소시킬 수 있다.
본 발명의 다른 실시예에 따르면 지연 고정 루프 장치(200)는 보상 제어부(260) 및 글리치 제거부(270)를 더 포함한다.
일례로, 보상 제어부(260)는 코드 제어부(230)가 제어 코드를 연산한 경우, 코드 제어부(230)로부터 지연 고정 루프의 중단 신호를 수신하고, 경로 선택부(250) 및 보상 제어 코드 연산부(240)로 보상 모드 전환 신호를 전달한다.
즉, 보상 제어부(260)는 코드 제어부(230)의 제어 코드 연산 종료를 고려하여 제어 코드의 보상 동작을 제어한다.
일례로, 글리치 제거부(270)는 앤드 게이트와 지연 버퍼로 구성되어 플립플롭의 출력 신호에서 부분 글리치 노이즈(glitch noise)를 제거할 수 있다.
즉, 글리치 제거부(270)는 위상 검출부(220)의 출력신호인 고정 검출 신호의 글리치 노이즈를 제거할 수 있다.
본 발명은 간단한 구조의 디지털 회로를 일부 추가하여 영역 오버 헤드를 최소화하면서 전력 소비를 최소화함과 동시에 노이즈에 강하고 정적 위상 오프셋이 감소된 지연 고정 루프를 제공할 수 있다.
도 3은 본 발명의 일실시예에 따른 지연 고정 루프 장치의 동작과 관련된 타이밍도를 설명하는 도면이다.
도 3을 참고하면 지연 고정 루프 장치의 동작은 단계(310), 단계(320) 및 단계(330)로 분류될 수 있다.
먼저, 단계(310)에서 지연 고정 루프 장치는 플립플롭의 설정 시간을 교정하기 위한 교정 코드를 생성한다.
클럭 입력 신호(CLK)는 규칙적으로 2GHZ(Giga Hertz)로 입력되고, 신호(RN)가 로우(low)에서 하이(high)로 전환될 경우, 지연 고정 루프 장치의 동작은 시작된다.
예를 들어, 로우는 이진수로 "0"을 포함할 수 있고, 하이는 이진수로 "1"을 포함할 수 있다.
신호(RN)가 하이로 전환될 경우, 교정 모드(calibration mode) 가 시작된다.
즉, 단계(310)에서 지연 고정 루프 장치는 클럭 입력 신호(CLK)의 주기에 기초하여 교정 코드(A[3:0])를 결정한다.
다음으로, 단계(320)에서 지연 고정 루프 장치는 교정 코드(A[3:0])의 생성 종료와 함께, 개시 신호(START)를 로우(low)에서 하이(high)로 전환한다.
지연 고정 루프 장치는 지연 고정 루프의 클럭 신호(CLKSAR)를 코드 제어부로 전달하고, 코드 제어부는 지연 고정 루프의 클럭 신호(CLKSAR)에 기초하여 제어 코드(D[5:0])를 연산한다.
또한, 지연 고정 루프 장치는 피드백 신호와 기준 신호를 비교하여 피드백 신호와 기준 신호가 맞물리는 시점에 고정 감지 신호(LD)를 로우에서 하이로 전환하면서, 단계(330)로 전환한다.
마지막으로, 단계(330)에서 지연 고정 루프 장치는 고정 감지 신호(LD)를 코드 제어부로 전달한다. 코드 제어부는 고정 감지 신호(LD)를 수신한 후, 정지 신호(STOP)를 보상 제어부로 전달한다.
보상 제어부는 보상 모드 전환 신호(CMP)가 경로 선택부와 보상 제어 코드 연산부에 전달되고, 보상 제어 코드는 제어 코드(D[5:0])에서 교정 코드(A[3:0])를 감하여 보상 제어 코드(C[5:0])를 연산한다.
경로 선택부는 보상 제어 코드(C[5:0])를 디지털 제어 딜레이 라인에 적용하여 보상 모드(compensation mode)에서 기준 신호와 피드백 신호를 동기화하여 지연 고정 루프를 고정한다.
도 4는 본 발명의 일실시예에 따른 설정 시간 교정부의 구성 요소를 설명하는 도면이다.
도 4를 참고하면, 설정 시간 교정부(400)는 업카운터(410), 4비트 파인 지연 라인(fine delay line, FDL)(420), 파인 지연 라인_복제(FDL_REPLICA)(430), 코스 지연 라인_복제(CDL_REPLICA)(440) 및 플립플롭(450) 및 감산기(460)를 포함한다.
일례로, 플립플롭(450)의 설정 시간은 업카운터(410)에 의해 측정된 후 측정된 코드 값이 교정에 이용될 수 있다.
예를 들어, 설정 시간 교정부(400)는 플립플롭(450)의 설정 시간을 측정하기 위해 비트 파인 지연 라인(420)의 지연 범위에 기초하여 플립플롭(450)의 설정 시간을 측정할 수 있다.
일례로, 파인 지연 라인_복제(430)는 PMOS(P-channel Metal Oxide Semiconductor) 및 NMOS(N-channel Metal Oxide Semiconductor) 제어 스위치를 포함하고, PMOS 및 NMOS 제어 스위치는 게이트가 전압 및 접지에 각각 연결되어 있어 신호 지연을 미세 조정할 수 있다.
예를 들어, 코스 지연 라인_복제(440)는 다섯 단계의 NAND 게이트로 구성됨에 따라 전체 지연을 제로 제어 코드를 갖는 디지털 제어 딜레이 라인의 고유 특성을 나타낼 수 있다.
일례로, 감산기(460)는 업카운터(410)에 의하여 연산된 교정 코드를 제어코드(461)에서 감하여 보상 제어 코드(462)를 출력한다.
또한, 설정 시간 교정부(400)는 플립플롭(450)의 데이터 신호가 클럭의 하이와 같은 지점에서 카운팅을 시작함에 따라 최초 카운팅 시 입력 클럭과 데이터 사이의 시간 간격을 최소화한다.
플립플롭(450)에 전달되는 클럭 입력 신호의 하이 상태는 파인 지연 라인의 분해능에 따라 지연되고, 플립플롭(450)의 출력이 하이로 전환되기 전까지 지속된다.
클럭 입력 신호의 하이 상태는 플립플롭(450)의 설정 시간 범위를 벗어날 때, 플립플롭(450)의 설정 시간은 설정 시간 교정에 이용될 수 있다.
또한, 플립플롭(450)의 최대 설정 시간은 파인 지연 라인의 분해능을 이용하여 감소시킬 수 있다.
일례로, 설정 시간 교정부(400)는 입력 클럭 신호의 지연을 하기 수학식 1에 기초하여 연산할 수 있다.
[수학식 1]
Figure pat00001
수학식 1에서,
Figure pat00002
는 플립플롭의 클럭 경로의 지연을 나타낼 수 있고,
Figure pat00003
는 지연 라인의 지연 상태를 나타낼 수 있으며,
Figure pat00004
는 파인 지연 라인의 지연 분해능을 나타낼 수 있고, N은 출력 개시 신호가 하이로 전환될 때까지 클럭 사이클 수를 나타낼 수 있다.
일례로, 설정 시간 교정부(400)는 데이터 신호의 지연을 하기 수학식 2에 기초하여 연산할 수 있다.
[수학식 2]
Figure pat00005
수학식 2에서,
Figure pat00006
는 플립플롭의 데이터 경로의 지연을 나타낼 수 있고,
Figure pat00007
는 지연 라인의 지연 상태를 나타낼 수 있다.
일례로, 설정 시간 교정부(400)는 설정 시간의 지연을 하기 수학식 3에 기초하여 연산할 수 있다.
[수학식 3]
Figure pat00008
수학식 3에서,
Figure pat00009
는 설정 시간의 지연을 나타낼 수 있고, ,
Figure pat00010
는 플립플롭의 클럭 경로의 지연을 나타낼 수 있으며, ,
Figure pat00011
는 플립플롭의 데이터 경로의 지연을 나타낼 수 있고,
Figure pat00012
는 파인 지연 라인의 지연 분해능을 나타낼 수 있고, N은 출력 개시 신호가 하이로 전환될 때까지 클럭 사이클 수를 나타낼 수 있다.
도 5는 본 발명의 일실시예에 따른 설정 시간 교정부의 동작과 관련된 타이밍도를 설명하는 도면이다.
도 5를 참고하면, 파형(501)은 클럭 입력 신호의 규칙적인 입력을 나타내고, 파형(502)은 클럭 입력 신호와 데이터 신호의 대비를 나타내며, 파형(503)은 개시 신호의 변화를 나타내고, 파형(504)은 교정 코드의 생성을 나타낸다.
파형(502) 및 파형(503)에 따르면, 데이터 신호와 클럭 신호의 불일치가 일정 범위 이상 발생될 경우, 개시 신호가 로우에서 하이로 전환된다.
파형(503) 및 파형(504)에 따르면, 개시 신호가 로우에서 하이로 전환되면 교정 코드의 생성이 중단된다.
파형(501) 및 파형(504)에 따르면, 클럭 입력 신호의 파형이 하이에서 로우로 전환되고 다시 하이로 전환되는 시점에 교정 코드의 카운터가 증가될 수 있다.
도 6a는 본 발명의 일실시예에 따른 디지털 제어 딜레이 라인의 구성 요소를 설명하는 도면이다.
도 6a을 참고하면, 디지털 제어 딜레이 라인은 코스 지연 라인(610) 및 파인 지연 라인(620)을 포함한다.
코스 지연 라인(610)은 2 비트 코드를 갖는 NAND 게이트 멀티플렉서에 의하여 제어되며, 긴 게이트 길이를 갖는 인버터형 지연 셀들로 구성될 수 있다.
파인 지연 라인(620)은 4 비트 제어 코드를 포함한다.
파인 지연 라인(620)의 구성 요소는 도 6b에서 보다 구체적으로 설명한다.
도 6b는 본 발명의 일실시예에 따른 파인 지연 라인의 구성 요소를 설명하는 도면이다.
도 6b를 참고하면, 파인 지연 라인은 스위치를 통해 출력에 연결된 기생 커패시턴스를 줄이기 위해 다단 인버터를 포함하는 스위치드 커패시터 어레이로 구성된다.
파인 지연 라인의 입력 4 비트 2 진 코드는 2 진 온도계 디코더에 의해 16 비트 온도계 코드로 변환될 수 있다.
도 7은 본 발명의 일실시예에 따른 지연 고정 루프 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
구체적으로 도 7은 지연 고정 루프 장치의 동작 방법이 교정 코드를 이용하여 플립플롭의 정적 위상 오프셋을 감소시키는 절차를 예시한다.
도 7을 참고하면, 단계(701)에서 지연 고정 루프 장치의 동작 방법은 교정 코드를 연산한다.
즉, 지연 고정 루프 장치의 동작 방법은 플립플롭의 설정 시간을 교정하기 위한 교정 코드를 연산한다.
단계(702)에서 지연 고정 루프 장치의 동작 방법은 고정 검출 신호를 생성한다. 여기서, 고정 검출 신호의 생성은 고정 검출 신호를 로우에서 하이로 전환하는 동작으로 판단될 수 있다.
즉, 지연 고정 루프 장치의 동작 방법은 지연 고정 루프의 고정 동작을 감지하여 고정 검출 신호를 생성한다.
단계(703)에서 지연 고정 루프 장치의 동작 방법은 제어 코드를 연산한다.
즉, 지연 고정 루프 장치의 동작 방법은 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인의 제어 코드를 연산한다.
보다 구체적으로, 지연 고정 루프 장치의 동작 방법은 고정 검출 신호가 로우에서 하이로 전환될 때, 디지털 제어 딜레이 라인의 제어 코드를 연산한다.
단계(704)에서 지연 고정 루프 장치의 동작 방법은 보상 제어 코드를 연산한다.
즉, 지연 고정 루프 장치의 동작 방법은 제어 코드에서 교정 코드를 감하여 보상 제어 코드를 연산한다.
단계(705)에서 지연 고정 루프 장치의 동작 방법은 정적 위상 오프셋을 감소시킨다.
즉, 지연 고정 루프 장치의 동작 방법은 보상 제어 코드를 디지털 제어 딜레이 라인에 적용하여 정적 위상 오프셋을 감소시킨다.
본 발명은 클럭 입력 신호와 데이터 신호에 기초하여 설정 시간을 교정하기 위한 교정 코드를 생성함으로써 플립플롭의 설정 시간을 감소시킬 수 있다.
도 8은 본 발명의 일실시예에 따른 지연 고정 루프 장치의 동작 방법과 관련된 흐름도를 설명하는 도면이다.
도 8을 참고하면, 단계(801)에서 지연 고정 루프 장치의 동작 방법은 플립플롭 설정 시간을 교정한다.
즉, 지연 고정 루프 장치의 동작 방법은 플립플롭 설정 시간을 교정하기 위한 교정 코드를 연산한다.
일례로, 지연 고정 루프 장치의 동작 방법은 입력 클럭 신호에 기초하여 교정 코드를 연산한다.
단계(802)에서 지연 고정 루프 장치의 동작 방법은 개시 신호가 발생한지 여부를 판단한다.
즉, 지연 고정 루프 장치의 동작 방법은 교정 코드의 연산 완료 여부에 기초하여 지연 고정 루프의 동작을 개시하는 개시 신호를 발생한다.
일례로, 지연 고정 루프 장치의 동작 방법은 개시 신호가 발생될 경우, 단계(803)로 진행하고, 다른실시예에 따라 개시 신호가 발생하지 않을 경우, 단계(801)로 돌아가서 교정 코드의 연산을 계속한다.
단계(803)에서 지연 고정 루프 장치의 동작 방법은 피드백 신호 및 기준 신호의 위상을 감지한다.
즉, 지연 고정 루프 장치의 동작 방법은 입력 클럭 신호에 기초한 기준 신호와 디지털 제어 딜레이 라인으로부터의 피드백 신호의 위상을 감지한다.
단계(804)에서 지연 고정 루프 장치의 동작 방법은 고정 검출 신호의 생성 여부를 판단한다.
일례로, 지연 고정 루프 장치의 동작 방법은 기준 신호와 피드백 신호를 대비하여 기준 신호와 피드백 신호가 매칭될 경우, 고정 검출 신호를 로우에서 하이로 전환하여 생성한다.
즉, 지연 고정 루프 장치의 동작 방법은 고정 검출 신호가 생성된 경우, 단계(805)로 진행한다.
다른 실시예에 따라 지연 고정 루프 장치의 동작 방법은 고정 검출 신호가 생성되지 않은 경우, 단계(803)로 돌아가 피드백 신호와 기준 신호의 위상을 다시 감지한다.
단계(805)에서 지연 고정 루프 장치의 동작 방법은 디지털 제어 딜레이 라인을 프로그래밍한다.
즉, 지연 고정 루프 장치의 동작 방법은 코드 제어부를 통하여 디지털 제어 딜레이 라인을 구동할 제어 코드를 연산한다.
일례로, 지연 고정 루프 장치의 동작 방법은 지연 고정 루프의 클럭 신호의 주기에 기초하여 제어 코드를 연산한다.
단계(806)에서 지연 고정 루프 장치의 동작 방법은 제어 코드에서 교정 코드를 감산한다.
즉, 지연 고정 루프 장치의 동작 방법은 단계(801)에서 연산된 교정 코드와 단계(805)에서 연산된 제어 코드를 이용하여 제어 코드에서 교정 코드를 감산하여 보상 제어 코드를 연산한다.
단계(807)에서 지연 고정 루프 장치의 동작 방법은 보상 제어 코드를 디지털 제어 딜레이 라인에 적용한다.
즉, 지연 고정 루프 장치의 동작 방법은 보상 제어 코드를 디지털 제어 딜레이 라인에 적용하여 마스터-슬레이브 기반의 플립플롭을 이용하는 지연 고정 루프 장치의 정적 위상 오프셋을 감소시킨다.
도 9a 및 도 9b는 본 발명의 일실시예에 따른 지연 고정 루프 장치의 시뮬레이션 결과를 설명하는 도면이다.
도 9a를 참고하면, 그래프의 가로축은 정적 위상 오프셋을 나타내고, 세로축은 샘플의 수를 나타낸다.
그래프(901)은 본 발명에 따른 지연 고정 루프 장치의 샘플 수에 대비한 정적 위상 오프셋의 변화를 나타낸다.
그래프(902)는 종래 기술에 따른 TSPC-플립플롭을 이용한 지연 고정 루프 장치의 샘플 수에 대비한 정적 위상 오프셋의 변화를 나타낸다.
그래프(903)은 종래 기술에 따른 마스터-슬레이브 플립플롭을 이용한 지연 고정 루프 장치의 샘플 수에 대비한 정적 위상 오프셋의 변화를 나타낸다.
즉, 본 발명은 종래 기술에 따른 마스터-슬레이브 플립플롭을 이용한 지연 고정 루프 장치에 대비하여 보다 감소된 정적 위상 오프셋을 나타낸다.
도 9b를 참고하면, 그래프의 가로축은 시간을 나타내고, 세로축은 전압을 나타낸다.
도 9b는 노이즈가 노출된 환경에서 측정된 시뮬레이션 결과로서, 노이즈가 노출된 환경에서도 피드백 신호와 기준 신호가 매칭되는 특징을 보여준다.
즉, 본 발명의 일실시예에 따른 지연 고정 루프 장치가 노이즈에 강한 내성을 나타낸다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
200: 지연 고정 루프 장치 210: 설정 시간 교정부
220: 위상 감지부 230: 코드 제어부
240: 보상 제어 코드 연산부 242: 감산기
244: 점유부 250: 경로 선택부
260: 보상 제어부 270: 글리치 제거부

Claims (12)

  1. 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 설정 시간 교정부;
    지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 위상 감지부;
    상기 생성된 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)의 제어 코드를 연산하는 코드 제어부;
    상기 연산된 제어 코드에서 상기 연산된 교정 코드를 감하여 보상 제어 코드를 연산하는 보상 제어 코드 연산부; 및
    상기 연산된 보상 제어 코드를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋(static phase offset)을 감소시키는 경로 선택부를 포함하는
    지연 고정 루프 장치.
  2. 제1항에 있어서,
    상기 설정 시간 교정부, 클럭 입력 신호 및 데이터 입력 신호에 기초하여 상기 교정 코드를 연산하고, 상기 교정 코드의 연산이 완료된 경우, 상기 위상 감지부가 상기 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작 감지를 개시하도록 개시 신호를 전달하는
    지연 고정 루프 장치.
  3. 제2항에 있어서,
    상기 설정 시간 교정부는, 상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 기준 범위 이상 일치할 경우, 상기 교정 코드의 카운트를 상승시키고, 상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 상기 기준 범위 이상 불일치할 경우, 상기 교정 코드의 카운트를 종료하여 상기 교정 코드를 결정하는
    지연 고정 루프 장치.
  4. 제1항에 있어서,
    상기 위상 감지부는, 상기 제어 지연 라인(Digital Control Delay line, DCDL)의 출력단으로부터의 제1 피드백 신호 및 제2 피드백 신호가 형성하는 윈도우에 클럭 입력 신호에 기초하는 기준 신호가 포함될 경우, 상기 고정 검출 신호를 생성하는
    지연 고정 루프 장치.
  5. 제1항에 있어서,
    상기 코드 제어부는, 상기 고정 검출 신호가 생성되기 전까지 상기 지연 고정 루프(Delay Lock Loop, DLL)의 클럭 신호 발생 주기에 기초하여 상기 제어 코드를 연산하는
    지연 고정 루프 장치.
  6. 제1항에 있어서,
    상기 보상 제어 코드 연산부는, 상기 연산된 제어 코드에 기초한 상기 플립플롭(Flip-Flop, FF)의 설정 시간보다 감소된 플립플롭(Flip-Flop, FF) 설정 시간을 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하도록 상기 보상 제어 코드를 연산하는
    지연 고정 루프 장치.
  7. 제1항에 있어서,
    상기 코드 제어부가 상기 제어 코드를 연산한 경우, 상기 코드 제어부로부터 상기 지연 고정 루프(Delay Lock Loop, DLL)의 중단 신호를 수신하고, 상기 경로 선택부 및 상기 보상 제어 코드 연산부로 보상 모드 전환 신호를 전달하는 보상 제어부를 더 포함하는
    지연 고정 루프 장치.
  8. 제7항에 있어서,
    상기 경로 선택부는, 상기 보상 모드 전환 신호의 전달 여부에 기초하여 상기 연산된 보상 제어 코드 및 상기 연산된 제어 코드 중 어느 하나를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하는
    지연 고정 루프 장치.
  9. 제1항에 있어서,
    상기 위상 검출부의 출력신호인 상기 고정 검출 신호의 글리치 노이즈(glitch noise)를 제거하는 글리치 제거부를 더 포함하는
    지연 고정 루프 장치.
  10. 설정 시간 교정부에서, 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 단계;
    위상 감지부에서, 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 단계;
    코드 제어부에서, 상기 생성된 고정 검출 신호에 기초하여 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)의 제어 코드를 연산하는 단계;
    보상 제어 코드 연산부에서, 상기 연산된 제어 코드에서 상기 연산된 교정 코드를 감하여 보상 제어 코드를 연산하는 단계; 및
    경로 선택부에서, 상기 연산된 보상 제어 코드를 상기 디지털 제어 딜레이 라인(Digital Control Delay line, DCDL)에 적용하여 정적 위상 오프셋(static phase offset)을 감소시키는 단계를 포함하는
    지연 고정 루프 장치의 동작 방법.
  11. 제10항에 있어서,
    상기 플립플롭(Flip-Flop, FF)의 설정 시간을 교정하기 위한 교정 코드를 연산하는 단계는,
    클럭 입력 신호의 값과 데이터 입력 신호의 값이 기준 범위 이상 일치할 경우, 상기 교정 코드의 카운트를 상승시키는 단계; 및
    상기 클럭 입력 신호의 값과 상기 데이터 입력 신호의 값이 상기 기준 범위 이상 불일치할 경우, 상기 교정 코드의 카운트를 종료하여 상기 교정 코드를 결정하는 단계를 포함하는
    지연 고정 루프 장치의 동작 방법.
  12. 제10항에 있어서,
    상기 지연 고정 루프(Delay Lock Loop, DLL)의 고정 동작을 감지하여 고정 검출 신호를 생성하는 단계는,
    상기 제어 지연 라인(Digital Control Delay line, DCDL)의 출력단으로부터의 제1 피드백 신호 및 제2 피드백 신호가 형성하는 윈도우에 클럭 입력 신호에 기초하는 기준 신호가 포함될 경우, 상기 고정 검출 신호를 생성하는 단계를 포함하는
    지연 고정 루프 장치의 동작 방법.
KR1020170162593A 2017-11-30 2017-11-30 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법 KR101989696B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170162593A KR101989696B1 (ko) 2017-11-30 2017-11-30 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170162593A KR101989696B1 (ko) 2017-11-30 2017-11-30 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법

Publications (2)

Publication Number Publication Date
KR20190063654A true KR20190063654A (ko) 2019-06-10
KR101989696B1 KR101989696B1 (ko) 2019-09-30

Family

ID=66848647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170162593A KR101989696B1 (ko) 2017-11-30 2017-11-30 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법

Country Status (1)

Country Link
KR (1) KR101989696B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115268247A (zh) * 2022-08-11 2022-11-01 上海华力微电子有限公司 一种数模混合的高精度建立保持时间测量电路及其实现方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956770B1 (ko) 2007-12-10 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR20150110698A (ko) 2013-01-29 2015-10-02 피에스4 뤽스코 에스.에이.알.엘. Dll 회로 및 반도체 장치
KR101659840B1 (ko) 2010-03-11 2016-09-30 삼성전자주식회사 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
KR20170005330A (ko) * 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100956770B1 (ko) 2007-12-10 2010-05-12 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR101659840B1 (ko) 2010-03-11 2016-09-30 삼성전자주식회사 스큐드 게이트 타입 듀티 교정회로를 갖는 디지털 지연 동기 루프 및 그의 듀티 교정방법
KR20150110698A (ko) 2013-01-29 2015-10-02 피에스4 뤽스코 에스.에이.알.엘. Dll 회로 및 반도체 장치
KR20170005330A (ko) * 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
J.-H. Chae 외, "A 1.74mW/GHz 0.11-2.5GHz Fast-Locking, Jitter-Reducing, 180° Phase-Shift Digital DLL with a Window Phase Detector for LPDDR4 Memory Controllers," 2015 IEEE ASSCC, 2015. 11.* *
J.-S. Wang, C.-Y. Cheng, P.-Y. Chou, and T.-Y. Yang, "A wide-range, low-power, all-digital delay-locked loop with cyclic half-delay-line architecture," IEEE J. Solid-State Circuits, vol. 50, no. 11, pp. 2635-2644, Nov. 2015
K. A. Jenkins 외, "A Scalable, Digital BIST Circuit for Measurement and Compensation of Static Phase Offset," 2009 27th IEEE VLSI Test Symposium, pp. 185-188, 2009. 05.* *
미국공개특허 제2012-0243353호, "DIGITAL DLL FOR TIMING CONTROL IN SEMICONDUCTOR MEMORY"

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115268247A (zh) * 2022-08-11 2022-11-01 上海华力微电子有限公司 一种数模混合的高精度建立保持时间测量电路及其实现方法
CN115268247B (zh) * 2022-08-11 2023-11-24 上海华力微电子有限公司 一种数模混合的高精度建立保持时间测量电路及其实现方法

Also Published As

Publication number Publication date
KR101989696B1 (ko) 2019-09-30

Similar Documents

Publication Publication Date Title
CN107807511B (zh) 校正设备和方法、校正设备制造方法和集成电路构造方法
US8253462B2 (en) Duty cycle correction method and its implementing circuit
US7688242B2 (en) Analog-to-digital (AD) converter and analog-to-digital conversion method
JP6722900B2 (ja) タイムインターリーブ型ａｄ変換器
US7728754B2 (en) Integrating analog to digital converter
KR101082415B1 (ko) 계층구조 위상 디지털 변환기
US8081013B1 (en) Digital phase and frequency detector
US10033392B2 (en) Clock generation circuit and semiconductor apparatus and electronic system using the same
US8866522B1 (en) Digital delay-locked loop circuit using phase-inversion algorithm and method for controlling the same
US10931292B1 (en) High resolution successive approximation register analog to digital converter with factoring and background clock calibration
WO2010000746A1 (en) Circuit with a time to digital converter and phase measuring method
US9337817B2 (en) Hold-time optimization circuit and receiver with the same
KR20190140386A (ko) 디지털 ldo 레귤레이터 및 그의 동작 방법
US9574948B2 (en) Temperature sensor and temperature sensing method
KR20180075198A (ko) 산술 코드 생성 회로 및 이를 포함하는 디지털 보정 회로
US9608640B1 (en) Receiving circuit and method for controlling frequency
US11409324B2 (en) Clock compensation circuit
KR101721602B1 (ko) 타임 투 디지털 컨버터 기반 완전 디지털 지연 고정 루프회로 및 그 제어방법
KR20190063654A (ko) 감소된 정적 위상 오프셋을 갖는 지연 고정 루프 장치 및 그 동작 방법
JP3813435B2 (ja) 同期遅延制御回路
KR20110025680A (ko) 커패시턴스 측정 회로
US11196438B1 (en) High resolution analog to digital converter with factoring and background clock calibration
KR100892636B1 (ko) 반도체 집적 회로의 클럭 제어 장치 및 방법
US11563428B1 (en) Clock skew calibration for time interleaved ADCS
Kim et al. A Jitter-Programmable Bang-Bang Phase-Locked Loop Using PVT Invariant Stochastic Jitter Monitor

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant