KR20010029030A

KR20010029030A - 클럭신호 선택회로

Info

Publication number: KR20010029030A
Application number: KR1019990041619A
Authority: KR
Inventors: 정태형; 김성훈
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-09-28
Filing date: 1999-09-28
Publication date: 2001-04-06
Also published as: KR100336759B1

Abstract

본 발명은 클럭신호 선택회로에 관한 것으로, 종래에는 회로 설계시 출력 지연시간() 마진을 위해 데이터 출력시점(QCLK)이 결정되는데, 이것에 의한 제품을 100MHz와 166MHz에 적용 시키기에는 무엇보다 출력 지연시간(

Description

클럭신호 선택회로{CLOCK SIGNAL SELECTION CIRCUIT}

본 발명은 출력버퍼를 제어하는 클럭의 타이밍을 조절할 수 있는 클럭신호 선택회로에 관한 것으로, 특히 고속 동작하는 반도체 소자에 적당하도록 한 클럭신호 선택회로에 관한 것이다.

도 1은 종래 클럭 발생회로에 대한 블럭 구성도로서, 이에 도시된 바와같이, 외부로 부터 입력되는 클럭(CLK)의 속도 및 시간을 조절하여 출력시키는 제1,제2 입력버퍼(11)(12)와, 상기 제1 입력버퍼(11)를 통해 입력되는 클럭을 내부회로에서 각각의 필요에 따라 소정의 시간만큼 지연시켜 내부회로로 각각 출력시키는 제1,제2지연부(13)(14)와, 상기 제2 입력버퍼(12)를 통해 입력되는 클럭을 출력버퍼의 데이터가 출력되도록 입력클럭을 지연및 구동시킨 구동클럭(QCLK)을 출력시키는 지연및 구동부(15)와, 상기 구동클럭(QCLK)에 의해 입력데이터(data)를 출력시키는 출력버퍼(16)로 구성된다.

이와같이 구성된 종래기술에 대하여 상세히 설명하면 다음과 같다.

외부로 부터, 도 2(a)에 도시된 바와같은, 클럭(CLK)이 제1 입력버퍼(11)와 제2 입력버퍼(12)에 각각 입력되면, 상기 제1 입력버퍼(11)와 제2 입력버퍼(12)는 각각 입력 클럭(CLK)의 속도와 시간을 조절하여 출력한다.

상기 제1 입력버퍼(11)에서 속도와 시간이 조절된 클럭(CLK)을 제1지연부(13)와 제2지연부(14)에서 각각 입력받아 내부회로에서 필요로 하는 클럭에 맞추어 소정의 시간만큼 지연시켜 내부회로로 각각 출력한다.

그리고 지연및 구동부(15)는 출력 버퍼(16)의 데이터가 출력되는 동작시간에 맞추어 일정시간 만큼 지연시킨, 도 2의 (b)에서와 같은, 구동클럭(QCLK)을 생성하여 상기 출력 버퍼(16)로 제공한다.

이때 상기 출력 버퍼(16)로 데이터(data)가 입력된다.

그러면 상기 출력 버퍼(16)는 입력되는 데이터(data)를 지연및 구동부(15)로 부터 제공되는 구동클럭(QCLK)에 맞추어 도 2의 (c)에서와 같이 출력한다.

일반적으로, 100MHz에서 동작할 때 데이터를 출력시키기 위한 출력 지연시간(output hold time :) 및 액세스 시간(access time :)은 각각 3ns 및 6ns이며, 166MHz에서 동작할 때는 각각 2.5ns 및 5.4ns 또는 2ns 및 5ns가 된다.

그러나, 상기에서와 같이 동작하는 종래기술에서, 회로 설계시 출력 지연시간() 마진을 위해 데이터 출력시점(QCLK)이 결정되는데, 이것에 의한 제품을 100MHz와 166MHz에 적용 시키기에는 무엇보다 출력 지연시간() 마진 때문에 불가능한 문제점이 있다.

따라서 상기에서와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 외부로 부터 입력되는 클럭 속도에 따라 서로 다른 지연시간을 갖는 클럭중 하나를 선택하여 구동클럭으로 사용하도록 함으로써, 동작 주파수에 관계없이 제품 적용이 가능하도록 한 클럭신호 선택회로를 제공함에 있다.

도 1은 종래 클럭 발생회로도.

도 2는 도 1에서, 각 부의 입출력 신호 파형도.

도 3은 본 발명의 클럭신호 선택회로도.

도 4는 도 3에서, 100MHz 동작시의 입출력 신호 파형도.

도 5는 도 3에서, 166MHz 동작시의 입출력 신호 파형도.

도 6은 도 3에서, 클럭선택 및 구동부의 상세도.

***** 도면의 주요 부분에 대한 부호의 설명 *****

101,102 : 입력 버퍼 103,104 : 지연부

105,106 : 구동클럭 발생부 107 : 클럭선택 및 구동부

108 : 출력 버퍼 DFF : 디플립플롭

I : 인버터 T1,T2 : 전송게이트

CDR : 클럭 구동부

상기 목적을 달성하기 위한 본 발명은 외부로 부터 입력되는 클럭의 속도 및 시간을 조절하여 출력시키는 제1,제2 입력버퍼와, 상기 제2 입력버퍼(102)를 통해 입력되는 클럭을 동작 주파수에 맞추어 각각 일정시간 지연된 제1 구동클럭과 제2 구동클럭를 생성하여 발생하는 제1,제2 구동클럭 발생부와, 상기 제1 입력버퍼를 통해 내부회로로 입력되는 내부클럭이 느리게 입력되는 경우 제1 구동클럭을 선택하고, 내부클럭이 빠르게 입력되는 경우 제2 구동클럭을 선택하는 클럭선택 및 구동부와, 상기에서 선택한 구동클럭에 의해 입력데이터의 출력을 제어하는 출력버퍼를 포함한 것을 특징으로 한다.

이하, 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.

도 3은 본 발명의 클럭신호 선택회로도로서, 이에 도시한 바와같이, 외부로 부터 입력되는 클럭(CLK)의 속도 및 시간을 조절하여 출력시키는 제1,제2 입력버퍼(101)(102)와, 상기 제1 입력버퍼(101)를 통해 입력되는 클럭을 내부회로에서 각각의 필요에 따라 소정의 시간만큼 지연시켜 내부회로로 각각 출력시키는 제1,제2지연부(103)(104)와, 상기 제2 입력버퍼(102)를 통해 입력되는 클럭을 동작 주파수에 맞추어 각각 일정시간 지연된 제1구동클럭(QCLKA)과 제2구동클럭(QCLKB)를 생성하여 발생하는 제1,제2 구동클럭 발생부(105)(106)와, 상기 제1 입력버퍼(101)를 통해 내부회로로 입력되는 내부클럭(CLKIN)이 느리게 입력되는 경우 상기 제1 구동클럭 발생부(105)에서 발생되는 제1 구동클럭(QCLKA)을 선택하고, 내부클럭(CLKIN)이 빠르게 입력되는 경우 상기 제2 구동클럭 발생부(106)에서 발생되는 제2 구동클럭(QCLKB)을 선택하는 클럭선택 및 구동부(107)와, 상기 클럭선택 및 구동부(107)에서 선택한 구동클럭(QCLK)에 의해 입력데이터(data)의 출력을 제어하는 출력버퍼(108)로 구성한다.

상기에서 클럭선택 및 구동부(107)는, 도 6에 도시한 바와같이, 데이터 입력단자(D)로 제2 구동클럭(QCLKB)을 받아들여 클럭단자(CLK)로 입력되는 내부클럭(CLKIN)에 동기시켜 출력하는 디플립플롭(DFF)과, 상기 디플립플롭(DFF)의 출력을 반전시키는 인버터(I)와, 상기 디플립플롭(DFF)의 출력을 비반전단자(+)로 입력받고 인버터(I)의 출력을 반전단자(-)로 입력받아 제1구동클럭(QCLKA)을 전송 또는 차단하는 제1전송게이트(T1)와, 상기 디플립플롭(DFF)의 출력을 반전단자(-)로 입력받고 인버터(I)의 출력을 비반전단자(+)로 입력받아 제2구동클럭(QCLKB)을 전송 또는 차단하는 제2전송게이트(T2)와, 상기 제1전송게이트(T1) 또는 제2전송게이트(T2)로 부터 전송되는 클럭을 구동시켜 구동클럭(QCLK)으로 사용하도록 하는 클럭 구동부(CDR)로 구성한다.

이와같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.

외부로 부터 클럭(CLK)이 제1 입력버퍼(101)와 제2 입력버퍼(102)에 각각 입력되면, 상기 제1 입력버퍼(101)와 제2 입력버퍼(102)는 각각 입력 클럭(CLK)의 속도와 시간을 조절하여 출력한다.

상기 제1 입력버퍼(101)에서 속도와 시간이 조절된 클럭(CLK)을 제1지연부(103)와 제2지연부(104)에서 각각 입력받아 내부회로에서 필요로 하는 클럭에 맞추어 소정의 시간만큼 지연시켜 내부회로로 각각 출력한다.

이때 제1 구동클럭 발생부(105)와 제2 구동클럭 발생부(106)는 각각 제2 입력버퍼(102)를 통해 입력되는 클럭(CLK)을 서로 다른 시간만큼 지연시킨 구동클럭(QCLKA)(QCLKB)을 생성하여 클럭선택 및 구동부(107)로 출력한다.

그러면 상기 클럭선택 및 구동부(107)는 상기 제1 입력버퍼(101)를 통해 내부회로로 입력되는 내부클럭(CLKIN)이 느리게 입력되는 경우 상기 제1 구동클럭 발생부(105)에서 발생되는 제1 구동클럭(QCLKA)을 선택하고, 내부클럭(CLKIN)이 빠르게 입력되는 경우 상기 제2 구동클럭 발생부(106)에서 발생되는 제2 구동클럭(QCLKB)을 선택한다.

이렇게 선택한 제1 구동클럭(QCLKA) 또는 제2 구동클럭(QCLKB)을 출력 버퍼(108)의 데이터 출력을 제어하기 위한 구동클럭(QCLK)로 하여 출력 버퍼(108)로 출력한다.

따라서 상기 출력 버퍼(108)는 상기 클럭선택 및 구동부(107)에서 선택한 구동클럭(QCLK)에 의해 입력데이터(data)의 출력을 제어한다.

상기에서와 같이 동작하는 회로가 100MHz와 166MHz에서 동작할 경우에 대하여 도 4와 도 5에 의거하여 살펴보면 다음과 같다.

먼저, 100MHz로 동작할 경우 외부로 부터 입력되는 도 4의 (a)에서와 같은 클럭(CLK)에 대하여 제1구동클럭 발생부(105)가 일정시간 지연시킨 도 4의 (b)에서와 같은 제1 구동클럭(QCLKA)을 발생하고, 제2구동클럭 발생부(106)가 다시 제1 구동클럭(QCLKA)을 다시 일정시간 지연시킨 도 4의 (c)에서와 같은 제2 구동클럭(QCLKB)을 발생한다.

그러면 클럭선택 및 구동부(107)는 제1 입력버퍼(101)를 거쳐 내부회로로 입력되는 내부클럭(CLKIN)를 입력받아 동작주파수가 100MHz 임을 인식한다.

이렇게 동작주파수를 인식한 클럭선택 및 구동부(107)는 제1구동선택 발생부(105)에서 발생되는 제1구동클럭(QCLKA)을, 제 4도의 (d)에서와 같이, 출력버퍼(108)의 데이터 출력을 제어하기 위한 구동클럭(QCLK)으로 선택하고 이를 출력버퍼(108)로 출력한다.

그러면 출력버퍼(108)는 도 4의 (e)에서와 같이 입력되는 데이터를 출력(DQ)한다.

일반적으로 출력데이터를 반전시키는데 2ns 정도 걸린다고 할 때, 제1구동클럭(QCLKA) 처럼 약 2ns의 지연시간을 가진 신호가 입력되면, 클럭선택 및 구동부(107)는 구동클럭(QCLK)을 3ns 지점부터 출력하여 데이터를 반전시키도록 한다.

따라서 도 4의 (e)에서와 같이 출력 지연시간() 3ns를 만족하고, 액세스 시간() 6ns를 만족하도록 한다.

그리고, 동작 주파수가 빨라져 166MHz로 동작할 경우, 즉 도 5의 (a)에 도시한 클럭(CLK)이 입력되고 나서 도 5의 (c)에 도시한 제2 구동클럭(QCLKB)이 도 5의 (b)에 도시한 제1 구동클럭(QCLKA) 보다 먼저 하이(High)가 되면, 클럭선택 및 구동부(107)는 제2 구동클럭(QCLKB)을 선택한다.

이렇게 선택한 제2 구동클럭(QCLKB)을 클럭선택 및 구동부(107)는 5의 (d)에서와 같이 출력 버퍼(108)의 데이터 출력을 제어하기 위한 구동클럭(QCLK)으로 선택한다.

그러면 클럭선택 및 구동부(107)는 구동클럭(QCLK)을 1ns먼저 출력하여 데이터를 반전시키도록 하여 도 5의 (e)에서와 같이 출력 지연시간() 2ns를 만족하고, 액세스 시간() 5ns를 맞춘다.

즉, 제1 구동클럭 발생부(105)와 제2 구동클럭 발생부(106)를 거쳐 출력되는 제2 구동클럭(QCLKB)을 7ns 정도에 맞춰 놓으면 클럭선택 및 구동부(107)에서는 외부로 부터 입력되는 클럭(CLK)이 빨라지는 경우(166MHz, 6ns) 제2 구동클럭(QCLKB)을 구동클럭(QCLK)으로 선택하여 출력하게 되고, 입력되는 클럭(CLK)이 느려 제2 구동클럭(QCLKB) 보다 느리게 입력되는 경우(100MHz, 10ns 또는 125MHz, 8ns) 제1 구동클럭(QCLKA)을 구동클럭(QCLK)으로 선택하여 출력한다.

따라서 구동클럭(QCLK)은 외부로 부터 입력되는 클럭(CLK)에 따라 출력 지연시간()과 액세스 시간()을 능동적으로 맞춰줄 수 있다.

상기에서와 같이 동작하는 클럭선택 및 구동부(108)의 동작에 대하여 도 6에 의거하여 살펴보면 다음과 같다.

디플립플롭(DFF)은 그의 데이터 입력단(D)으로 입력되는 제2 구동클럭(QCLKB)을 클럭단자(clk)로 입력되는 내부클럭(CLKIN)에 동기시킨 후 그의 출력단자(Q)를 통해 출력한다.

상기 디플립플롭(DFF)에서 출력되는 신호가 하이상태이면 제1전송게이트(T1)는 턴온시키고, 제2전송게이트(T2)는 턴오프시켜 제1구동클럭(QCLKA)을 클럭 구동부(CDR)로 전송하고, 상기 디플립플롭(DFF)에서 출력되는 신호가 로우상태이면 제1전송게이트(T1)는 턴오프시키고, 제2전송게이트(T2)는 턴온시켜 제1구동클럭(QCLKB)을 클럭 구동부(CDR)로 전송한다.

이렇게하여 클럭 구동부(CDR)로 제1구동클럭(QCLKA) 또는 제2구동클럭(QCLKB)이 입력되면, 그 클럭을 구동시켜 구동클럭(QCLK)으로 하여 출력한다.

이상에서 상세히 설명한 바와같이 본 발명은 각각 다른 시간동안 지연되는 두 가지의 지연기를 사용하여 외부로 부터 입력되는 클럭 속도에 따라 선택적으로 구동시켜 출력 지연시간 및 액세스 시간을 능동적으로 맞춰줄 수 있도록 한 효과가 있다.

Claims

외부로 부터 입력되는 클럭의 속도 및 시간을 조절하여 출력시키는 제1,제2 입력버퍼와, 상기 제2 입력버퍼를 통해 입력되는 클럭을 동작 주파수에 맞추어 각각 일정시간 지연된 제1 구동클럭과 제2 구동클럭를 생성하여 발생하는 제1,제2 구동클럭 발생부와, 상기 제1 입력버퍼를 통해 내부회로로 입력되는 내부클럭이 느리게 입력되는 경우 제1 구동클럭을 선택하고, 내부클럭이 빠르게 입력되는 경우 제2 구동클럭을 선택하여 구동클럭으로 구동시키는 클럭선택 및 구동부와, 상기에서 선택한 구동클럭에 의해 입력데이터의 출력을 제어하는 출력버퍼를 포함한 것을 특징으로 하는 클럭신호 선택회로.
제1항에 있어서, 클럭선택 및 구동부는 데이터 입력단자로 제2 구동클럭을 받아들여 클럭단자로 입력되는 내부클럭에 동기시켜 출력하는 디플립플롭과, 상기 디플립플롭의 출력을 반전시키는 인버터와, 상기 디플립플롭의 출력을 비반전단자로 입력받고 인버터의 출력을 반전단자로 입력받아 제1구동클럭을 전송 또는 차단하는 제1전송게이트와, 상기 디플립플롭의 출력을 반전단자로 입력받고 인버터의 출력을 비반전단자로 입력받아 제2구동클럭을 전송 또는 차단하는 제2전송게이트와, 상기 제1전송게이트 또는 제2전송게이트로 부터 전송되는 클럭을 구동시켜 구동클럭으로 사용하도록 하는 클럭 구동부를 포함한 것을 특징으로 하는 클럭신호 선택회로.